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参数资料
型号： LFXP6E-3FN256I
厂商： Lattice Semiconductor Corporation
文件页数： 240/397页
文件大小： 0K
描述： IC FPGA 5.8KLUTS 188I/O 256-BGA
标准包装： 90
系列： XP
逻辑元件/单元数： 6000
RAM 位总计： 73728
输入/输出数： 188
电源电压： 1.14 V ~ 1.26 V
安装类型： 表面贴装
工作温度： -40°C ~ 100°C
封装/外壳： 256-BGA
供应商设备封装： 256-FPBGA（17x17）
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13-15
Lattice Semiconductor
LatticeXP sysCONFIG Usage Guide
Transparent Readback
The ispJTAG Transparent Readback mode allows the user to read the content of the device SRAM or Flash while
the device remains in a functional state. Care must be exercised when reading EBR and distributed RAM, as it is
possible to cause conflicts with accesses from the user design (causing possible data corruption).
The I/O and non-JTAG configuration pins remain active during a Transparent Readback. The device enters the
Transparent Readback mode through a JTAG instruction.
Boundary Scan and BSDL Files
BSDL files for this device can be found on the Lattice web site at www.latticesemi.com. The boundary scan ring
covers all of the I/O pins, as well as the dedicated and dual-purpose sysCONFIG pins.
Power Save Mode
An I/O Power Save mode option is available for the LatticeXP device and will deactivate portions of the I/O cell driv-
ers. This is only valid when using comparator type inputs pins (pins that use VREF), like HSTL, SSTL, etc.
Power Save mode limits some of the functionality of Boundary Scan. For Boundary Scan testing it is recommended
that the I/O Power Save mode be set to OFF so that all of the I/Os will be fully functional.
Wake Up Options
When configuration is complete (the SRAM has been loaded), the device should wake up in a predictable fashion.
The following selections determine how the device will wake up. Two synchronous wake up processes are avail-
able. One automatically wakes the device up when the internal Done bit is set regardless of whether the DONE pin
is held low externally or not, the other waits for the DONE pin to be driven high before starting the wake up process.
The DONE_EX preference determines whether the external DONE pin will control the synchronous wake up.
Wake Up Sequence
Table 13-8 provides a list of the wake up sequences supported by the LatticeXP.
Table 13-8. Wake Up Sequences Supported by LatticeXP
Sequence
Phase T0
Phase T1
Phase T2
Phase T3
1
DONE
GOE, GWDIS, GSR
2
DONE
GOE, GWDIS, GSR
3
DONE
GOE, GWDIS, GSR
4
DONE
GOE
GWDIS, GSR
5
DONE
GOE
GWDIS, GSR
6
DONE
GOE
GWDIS
GSR
7
DONE
GOE
GSR
GWDIS
8
DONE
GOE, GWDIS, GSR
9
DONE
GOE, GWDIS, GSR
10
DONE
GWDIS, GSR
GOE
11
DONE
GOE
GWDIS, GSR
12
DONE
GOE, GWDIS, GSR
13
GOE, GWDIS, GSR
DONE
14
GOE
DONE
GWDIS, GSR
15
GOE, GWDIS
DONE
GSR
16
GWDIS
DONE
GOE, GSR
17
GWDIS, GSR
DONE
GOE
18
GOE, GSR
DONE
GWDIS
19
GOE, GWDIS, GSR
DONE
20
GOE, GWDIS, GSR
DONE
相关PDF资料
PDF描述
ABC49DRXS CONN EDGECARD 98POS .100 DIP SLD
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相关代理商/技术参数
参数描述
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LFXP6E-3Q208I 功能描述:FPGA - 现场可编程门阵列 5.8K LUTs 142 IO 1.2 V -3 Spd I RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256
LFXP6E-3QN208C 功能描述:FPGA - 现场可编程门阵列 5.8K LUTs 142 IO 1.2 V -3 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256
LFXP6E-3QN208I 功能描述:FPGA - 现场可编程门阵列 5.8K LUTs 142 IO 1.2 V -3 Spd I RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256
LFXP6E-3T144C 功能描述:FPGA - 现场可编程门阵列 5.8K LUTs 100 IO 1.2 V -3 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256
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