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参数资料
型号： LFXP6E-3FN256I
厂商： Lattice Semiconductor Corporation
文件页数： 270/397页
文件大小： 0K
描述： IC FPGA 5.8KLUTS 188I/O 256-BGA
标准包装： 90
系列： XP
逻辑元件/单元数： 6000
RAM 位总计： 73728
输入/输出数： 188
电源电压： 1.14 V ~ 1.26 V
安装类型： 表面贴装
工作温度： -40°C ~ 100°C
封装/外壳： 256-BGA
供应商设备封装： 256-FPBGA（17x17）
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HDL Synthesis Coding Guidelines
Lattice Semiconductor
for Lattice Semiconductor FPGAs
15-14
registers in the design are asynchronously set or reset by the same wire. The following examples show the correct
syntax for instantiating GSR in the VHDL and Verilog codes.
Use PIC Features
Using I/O Registers/Latches in PIC
Moving registers or latches into Input/Output cells (PIC) may reduce the number of PFUs used and decrease rout-
ing congestion. In addition, it reduces setup time requirements for incoming data and clock-to-output delay for out-
put data, as shown in Figure 15-11. Most synthesis tools will infer input registers or output registers in PIC if
possible. Users can set synthesis attributes in the specific tools to turn off the auto-infer capability. Users can also
instantiate library elements to control the implementation of PIC resource usage.
Figure 15-11. Moving FF into PIC Input Register
Figure 15-12. Moving FF into PIC Output Register
// Verilog Example of GSR Instantiation
module gsr_test(clk, rst, cntout);
input clk, rst;
output[1:0] cntout;
reg[1:0] cnt;
GSR u1 (.GSR(rst));
always @(posedge clk or negedge rst)
begin
if (!rst)
cnt = 2'b0;
else
cnt = cnt + 1;
end
assign cntout = cnt;
endmodule
-- VHDL Example of GSR Instantiation
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity gsr_test is
port (rst, clk: in std_logic;
cntout : out std_logic_vector(1 downto 0));
end gsr_test;
architecture behave of gsr_test is
signal cnt : std_logic_vector(1 downto 0);
begin
u1: GSR port map (gsr=>rst);
process(clk, rst)
begin
if rst = '1' then
cnt <= "00";
elsif rising_edge (clk) then
cnt <= cnt + 1;
end if;
end process;
cntout <= cnt;
end behave;
DQ
IN_SIG
PIC
Before Using Input Register
PFU
DQ
IN_SIG
PIC
After Using Input Register
DQ
OUT_SIG
PIC
Before Using Output Register
PFU
DQ
OUT_SIG
After Using Output Register
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PDF描述
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ABB30DHBT CONN EDGECARD 60POS R/A .050 SLD
相关代理商/技术参数
参数描述
LFXP6E-3Q208C 功能描述:FPGA - 现场可编程门阵列 5.8K LUTs 142 IO 1.2 V -3 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256
LFXP6E-3Q208I 功能描述:FPGA - 现场可编程门阵列 5.8K LUTs 142 IO 1.2 V -3 Spd I RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256
LFXP6E-3QN208C 功能描述:FPGA - 现场可编程门阵列 5.8K LUTs 142 IO 1.2 V -3 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256
LFXP6E-3QN208I 功能描述:FPGA - 现场可编程门阵列 5.8K LUTs 142 IO 1.2 V -3 Spd I RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256
LFXP6E-3T144C 功能描述:FPGA - 现场可编程门阵列 5.8K LUTs 100 IO 1.2 V -3 Spd RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256
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