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参数资料
| 型号： | M7010R-066ZA1T |
| 厂商： | 意法半导体 |
| 英文描述： | 16K x 68-bit Entry NETWORK SEARCH ENGINE |
| 中文描述： | 16K的× 68位进入网络搜索引擎 |
| 文件页数： | 15/67页 |
| 文件大小： | 449K |
| 代理商： | M7010R-066ZA1T |
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15/67
M7010R
Table 7. AC Timing Parameters with CLK2X
Note: 1. Valid for Ambient Operating Temperature: T
A
= 0 to 70
°
C; V
DD
= 1.8V.
2. Values are based on 50% signal levels.
3. Based on an AC load of CL = 50pF (see Figure 5, page 12 and Figure 8, page 12).
4. Unless otherwise noted, all values are based on AC load of CL = 50pF (see Figure 5, page 12 and Figure 8, page 12).
5. These parameters are sampled and not 100% tested.
Row
Symbol
M7010R-066
M7010R-083
Unit
Description
(1)
Min
Max
Min
Max
1
f
CLK
133
166
MHz
CLK2X frequency
2
t
CLK
7.5
6.0
ns
CLK2X period
3
t
CKHI
3.0
2.4
ns
CLK2X high pulse
(2)
4
t
CKLO
3.0
2.4
ns
CLK2X low pulse
(2)
5
t
ISCH
2.5
1.8
ns
Input Setup Time to CLK2X rising edge
(2)
6
t
IHCH
0.6
0.6
ns
Input Hold Time to CLK2X rising edge
(2)
7
t
ICSCH
4.2
3.5
ns
Cascaded Input Setup Time to CLK2X rising edge
(2)
8
t
ICHCH
0.6
0.6
ns
Cascaded Input Hold Time to CLK2X rising edge
(2)
9
t
CKHOV
8.5
7.0
ns
Rising edge of CLK2X to LHO, FULO, BHO, FULL valid
(3)
10
t
CKHDV
9.0
7.5
ns
Rising edge of CLK2X to DQ valid
(4)
11
t
CKHDZ
8.5
7.0
ns
Rising edge of CLK2X to DQ high-Z
(5)
12
t
CKHSV
9.0
7.5
ns
Rising edge of CLK2X to SRAM Bus valid
(4)
13
t
CKHSHZ
6.5
6.0
ns
Rising edge of CLK2X to SRAM Bus high-Z
(4,5)
14
t
CKHSLZ
7.0
6.5
ns
Rising edge of CLK2X to SRAM Bus low-Z
(4,5)
相关PDF资料 |
PDF描述 |
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