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参数资料
| 型号： | MC68HC05F32CFU |
| 厂商： | MOTOROLA INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, MROM, 1.789 MHz, MICROCONTROLLER, PQFP80 |
| 封装： | QFP-80 |
| 文件页数： | 25/198页 |
| 文件大小： | 2335K |
| 代理商： | MC68HC05F32CFU |
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MOTOROLA
11-12
MC68HC05F32
SERIAL COMMUNICATIONS INTERFACE
11
RE — Receiver enable
1 (set)
–
Receiver enabled.
0 (clear) –
Receiver disabled.
When RE is clear (receiver disabled) all the status bits associated with the receiver (RDRF, IDLE,
OR, NF and FE) are inhibited. While the receiver is enabled, PC2 is forced to be an input.
RWU — Receiver wake-up
When the receiver wake-up bit is set by the user software, it puts the receiver to sleep and enables
the wake-up function. The type of wake-up mode for the receiver is determined by the WAKE bit
discussed above (in SCCR1). When the RWU bit is set, no status ags will be set. Flags which
were set previously will not be cleared when RWU is set.
If the WAKE bit is cleared, RWU is cleared by the SCI logic after receiving 10 (M = 0) or 11 (M =1)
consecutive ones. Under these conditions, RWU cannot be set if the line is idle. If the WAKE bit is
set, RWU is cleared after receiving an address bit. The RDRF ag will then be set and the address
byte stored in the receiver data register.
SBK — Send break
If the send break bit is toggled set and cleared, the transmitter sends 10 (M = 0) or 11 (M = 1) zeros
and then reverts to idle sending data. If SBK remains set, the transmitter will continually send
whole blocks of zeros (sets of 10 or 11) until cleared. At the completion of the break code, the
transmitter sends at least one high bit to guarantee recognition of a valid start bit. If the transmitter
is currently empty and idle, setting and clearing SBK is likely to queue two character times of break
because the rst break transfers almost immediately to the shift register and the second is then
queued into the parallel transmit buffer.
11.11.4
Serial communications status register (SCSR)
The serial communications status register (SCSR) provides inputs to the interrupt logic circuits for
generation of the SCI system interrupt. In addition, a noise ag bit and a framing error bit are also
contained in the SCSR.
Address
bit 7
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
State
on reset
SCI status (SCSR)
$004A
TDRE
TC
RDRF
IDLE
OR
NF
FE
0
1100 0000
TPG
114
05F32Book Page 12 Tuesday, June 8, 1999 7:55 am
相关PDF资料 |
PDF描述 |
|---|---|
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| MC68HSC705J1ACDWR2 | 8-BIT, OTPROM, 2.1 MHz, MICROCONTROLLER, PDSO20 |
| MC68HRC705J1ADWR2 | 8-BIT, OTPROM, 2.1 MHz, MICROCONTROLLER, PDSO20 |
相关代理商/技术参数 |
参数描述 |
|---|---|
| MC68HC05F32CPU | 制造商:FREESCALE 制造商全称:Freescale Semiconductor, Inc 功能描述:a member of the M68HC05 family of HCMOS |
| MC68HC05F32FU | 制造商:FREESCALE 制造商全称:Freescale Semiconductor, Inc 功能描述:a member of the M68HC05 family of HCMOS |
| MC68HC05F32PU | 制造商:FREESCALE 制造商全称:Freescale Semiconductor, Inc 功能描述:a member of the M68HC05 family of HCMOS |
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