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参数资料
| 型号： | MC68HC705F8B |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, OTPROM, 1.8 MHz, MICROCONTROLLER, PDIP56 |
| 封装： | PLASTIC, SDIP-56 |
| 文件页数： | 100/126页 |
| 文件大小： | 1084K |
| 代理商： | MC68HC705F8B |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页当前第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页
MC68HC05F8
MOTOROLA
8-5
MANCHESTER ENCODER/DECODER
8
8.2.2
Decoder
The Manchester decoder is used to convert incoming Manchester codes on the DECOIN pin to
NRZ data format for processing.
Upon reset the decoder is disabled, decoder enable bit DCE=0. To initiate the decoding process,
the bit rate is rst congured. Setting DCE activates the internal decoding clock, the decoder
enters the start state and the DECOIN pin begins to be sampled. After a low state is conrmed,
the receiver starts to hunt for the 2 bits SYNC pattern. if it is detected, the decoding procedure
starts, the decode logic converts the data bits from Manchester code format to NRZ format and
shifts the result to the decode shift register bit by bit. After all 8 bits have been received and
converted to one data byte, the end pattern of a trailing bit plus two bit pause is veried. If the
pattern followed is correct, the decode ag is set and an interrupt is generated, otherwise the
decoder is reset and returns to the start state.
8.2.2.1
Decoder Overrun
After one byte of data is received and end pattern veried, the decode output ag (DCF) is
checked rst, if it is zero (indicating the Decode Register is empty), one byte of data which has
been received is loaded to the Decode Register and interrupt is generated with the decode output
ag set (DCF=1), otherwise the receive overrun ag is set and an interrupt is generated.
Figure 8-3 Encoder Timing Diagram
A sequence of one byte data
8 bits data
12345678
ENCOOUT
D0
D1
D2
D3
D4
D5
D6
D7
00111010
High Z
1st
SYN bit
2nd
SYN bit
2 bits SYNC
2 bits
DELAY
2 bits
PAUSE
t
≤1 bit time
NCE (encode enable)
Trailing
bit
ENCODER OUT
TPG
73
F
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Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
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PDF描述 |
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