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参数资料
| 型号： | MC68HC908JL8MFAE |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, FLASH, 8 MHz, MICROCONTROLLER, PQFP32 |
| 封装： | PLASTIC, LQFP-32 |
| 文件页数： | 33/56页 |
| 文件大小： | 648K |
| 代理商： | MC68HC908JL8MFAE |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页当前第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页
MC68HC908JL8SM/D
Serial Communications Interface Module (SCI)
MC68HC908JL8MC68HC908JK8
Software latency may allow an overrun to occur between reads of SCS1 and
SCDR in the flag-clearing sequence. Figure 31 shows the normal flag-
clearing sequence and an example of an overrun caused by a delayed flag-
clearing sequence. The delayed read of SCDR does not clear the OR bit
because OR was not set when SCS1 was read. Byte 2 caused the overrun
and is lost. The next flag-clearing sequence reads byte 3 in the SCDR
instead of byte 2.
In applications that are subject to software latency or in which it is important
to know which byte is lost due to an overrun, the flag-clearing routine can
check the OR bit in a second read of SCS1 after reading the data register.
NF — Receiver Noise Flag Bit
1 = Noise detected
FE — Receiver Framing Error Bit
1 = Framing error detected
Figure 31. Flag Clearing Sequence
PE — Receiver Parity Error Bit
1 = Parity error detected
BYTE 1
NORMAL FLAG CLEARING SEQUENCE
READ SCS1
SCRF = 1
READ SCDR
BYTE 1
SC
R
F
=
1
SC
R
F
=
1
BYTE 2
BYTE 3
BYTE 4
OR = 0
READ SCS1
SCRF = 1
OR = 0
READ SCDR
BYTE 2
SC
R
F
=
0
READ SCS1
SCRF = 1
OR = 0
S
CRF
=
1
S
CRF
=
0
READ SCDR
BYTE 3
SC
R
F
=
0
BYTE 1
READ SCS1
SCRF = 1
READ SCDR
BYTE 1
S
CRF
=
1
S
CRF
=
1
BYTE 2
BYTE 3
BYTE 4
OR = 0
READ SCS1
SCRF = 1
OR = 1
READ SCDR
BYTE 3
DELAYED FLAG CLEARING SEQUENCE
OR
=
1
S
CRF
=
1
OR
=
1
S
CRF
=
0
OR
=
1
S
CRF
=
0
OR
=
0
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
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PDF描述 |
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