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参数资料
| 型号： | MC68HCL05P1AP |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, MROM, 2.1 MHz, MICROCONTROLLER, PDIP28 |
| 封装： | PLASTIC, DIP-28 |
| 文件页数： | 57/124页 |
| 文件大小： | 3724K |
| 代理商： | MC68HCL05P1AP |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页当前第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页
NON-DISCLOSURE
AGREEMENT
REQUIRED
Interrupts
General Release Specification
MC68HC05P1A — Rev. 3.0
Interrupts
When the current instruction is completed, the processor checks all
pending hardware interrupts. If interrupts are not masked by the I bit
being clear in the condition code register (CCR) and the corresponding
interrupt enable bit being set, the processor proceeds with interrupt
processing. Otherwise, the next instruction is fetched and executed. The
SWI is executed the same as any other instruction, regardless of the
state of the I bit.
When an interrupt is processed, the CPU puts the register contents on
the stack, sets the I bit in the CCR, and fetches the address of the
corresponding interrupt service routine from the vector table at locations
$1FF0–$1FFF. If more than one interrupt is pending when the interrupt
vector is fetched, the interrupt with the highest vector location, shown in
Table 4-1, will be serviced first.
An RTI instruction is used to signify when the interrupt software service
routine is completed. The RTI instruction causes the CPU state to be
recovered from the stack and normal processing to resume at the next
instruction that was executed when the interrupt took place. Figure 4-1
shows the event sequence that occurs during interrupt processing.
Table 4-1. Vector Addresses for Interrupts and Reset
Register
Flag
Name
Enable
Bit
Interrupt
CPU
Interrupt
Vector
Address
N/A
Reset
RESET
$1FFE–$1FFF
N/A
Software
SWI
$1FFC–$1FFD
N/A
External Interrupt
IRQ
$1FFA–$1FFB
TSR
ICF
ICIE
Timer Input
Capture
TIMER
$1FF8–$1FF9
TSR
OCF
OCIE
Timer Output
Compare
TIMER
$1FF8–$1FF9
TSR
TOF
TOIE
Timer Overow
TIMER
$1FF8–$1FF9
N/A
Unimplemented
N/A
$1FF6-$1FF7
N/A
Unimplemented
N/A
$1FF4-$1FF5
N/A
Unimplemented
N/A
$1FF2-$1FF3
N/A
Unimplemented
N/A
$1FF0-$1FF1
F
re
e
sc
a
le
S
e
m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
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