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参数资料
| 型号： | MC68HCL05P1AP |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, MROM, 2.1 MHz, MICROCONTROLLER, PDIP28 |
| 封装： | PLASTIC, DIP-28 |
| 文件页数： | 72/124页 |
| 文件大小： | 3724K |
| 代理商： | MC68HCL05P1AP |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页当前第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页
Operating Modes
STOP Instruction
MC68HC05P1A — Rev. 3.0
General Release Specification
Operating Modes
NON-DISCLOSURE
AGREEMENT
REQUIRED
6.5.0.1 Stop Mode
Execution of the STOP instruction without conversion to halt places the
MCU in its lowest-power consumption mode. In stop mode, the internal
oscillator is turned off, halting
all internal processing, including the COP
watchdog timer. Execution of the STOP instruction automatically clears
the I bit in the condition code register so that the external interrupt is
enabled. All other registers and memory remain unaltered. All
input/output lines remain unchanged.
The MCU can be brought out of stop mode only by an external interrupt
or an externally generated reset. When exiting the stop mode, the
internal oscillator will resume after a 4064 PH2 clock cycle oscillator
stabilization delay.
NOTE:
Execution of the STOP instruction without conversion to halt (via mask
option) will cause the oscillator to stop, and therefore disable the COP
watchdog timer. If the COP watchdog timer is used, the stop mode
should be changed to halt mode by selecting the appropriate mask
option.
6.5.0.2 Halt Mode
Execution of the STOP instruction with the conversion to halt places the
MCU in this low-power mode. Halt mode consumes the same amount of
power as wait mode. (Both halt and wait modes consume more power
than stop mode.)
In halt mode, the PH2 clock is halted, suspending all processor and
internal bus activity. Internal timer clocks remain active, permitting
interrupts to be generated from the 16-bit timer or a reset to be
generated from the COP watchdog timer. Execution of the STOP
instruction automatically clears the I bit in the condition code register,
enabling the external interrupt. All other registers, memory, and
input/output lines remain in their previous states.
If the 16-bit timer interrupt is enabled, the processor will exit halt mode
and resume normal operation. Halt mode also can be exited when an
external interrupt or external reset occurs. When exiting the halt mode,
the PH2 clock will resume after a delay of one to 4064 PH2 clock cycles.
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I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
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