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参数资料
| 型号： | MC68HCL05P1AP |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 8-BIT, MROM, 2.1 MHz, MICROCONTROLLER, PDIP28 |
| 封装： | PLASTIC, DIP-28 |
| 文件页数： | 66/124页 |
| 文件大小： | 3724K |
| 代理商： | MC68HCL05P1AP |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页当前第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页
NON-DISCLOSURE
AGREEMENT
REQUIRED
Resets
General Release Specification
MC68HC05P1A — Rev. 3.0
Resets
5.3 External Reset (RESET)
The reset input is the only external reset and is connected to an internal
Schmitt trigger. The external reset occurs whenever the reset input is
driven below the lower threshold and remains in reset until the RESET
pin rises above the upper threshold. The upper and lower thresholds are
given in Section 10. Electrical Specifications.
5.4 Internal Resets
The two internally generated resets are the initial power-on reset (POR)
function and the COP watchdog timer function.
5.4.1 Power-On Reset (POR)
The internal POR is generated at power-up to allow the clock oscillator
to stabilize. The POR is strictly for power turn-on conditions and should
not be used to detect a drop in the power supply voltage. There is a 4064
PH2 clock cycle oscillator stabilization delay after the oscillator becomes
active.
5.4.2 Computer Operating Properly (COP) Reset
When the COP watchdog timer is enabled (by mask option), the internal
COP reset is generated automatically by a timeout of the COP watchdog
timer. This timer is implemented with an 18-stage ripple counter that
provides a timeout period of 65.5 ms when a 4-MHz oscillator is used.
The COP watchdog counter is cleared by writing a logic 0 to bit zero at
location $1FF0.
The COP watchdog timer can be disabled by mask option or by applying
2
× V
DD to the IRQ pin. When the IRQ pin is returned to its normal
operating voltage range (between VSS and VDD), the COP watchdog
timer output will be restored if the COP mask option is enabled.
The COP register is shared with the most significant bit (MSB) of an
unimplemented user interrupt vector as shown in Figure 5-2. Reading
F
re
e
sc
a
le
S
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m
ic
o
n
d
u
c
to
r,
I
Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
n
c
..
.
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PDF描述 |
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