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参数资料
| 型号： | MC705C9ACPE |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 54/118页 |
| 文件大小： | 0K |
| 描述： | IC MCU 2.1MHZ 16K OTP 40-DIP |
| 标准包装： | 9 |
| 系列： | HC05 |
| 核心处理器： | HC05 |
| 芯体尺寸： | 8-位 |
| 速度： | 2.1MHz |
| 连通性： | SCI，SPI |
| 外围设备： | POR，WDT |
| 输入/输出数： | 24 |
| 程序存储器容量： | 16KB（16K x 8） |
| 程序存储器类型： | OTP |
| RAM 容量： | 352 x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 3 V ~ 5.5 V |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 40-DIP（0.600"，15.24mm） |
| 包装： | 管件 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页当前第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页
Resets
MC68HC05C9A Advance Information Data Sheet, Rev. 4.1
40
Freescale Semiconductor
Figure 5-2. Power-On Reset and RESET
5.4 Computer Operating Properly (COP) Reset
This device includes a watchdog COP feature which guards against program run-away failures. A timeout
of the computer operating properly (COP) timer generates a COP reset. The COP watchdog is a software
error detection system that automatically times out and resets the MCU if not cleared periodically by a
program sequence.
This device includes two COP types, one for C12A compatibility and the other for C9A compatibility. When
configured as a C9A the COP can be enabled by user software by setting COPE in the C9A COP control
register (C9ACOPCR). When configured as a C12A, the COP is enabled prior to operation by
programming the C12COPE bit in the C12A mask option register (C12MOR). The function and control of
both COPs is detailed below.
RESET
OSC1
2
INTERNAL
CLOCK
1
INTERNAL
ADDRESS
BUS
1
V
DD
INTERNAL
DATA
BUS
1
t
RL
NEW
PCH
NEW
PCL
OP
CODe
OP
CODE
PCH
PCL
3
t
CYC
4064t
CYC
t
VDDR
DUMMY
3FFF
NEW
PC
NEW
PC
3FFE
NEW
PC
NEW
PC
3FFE
3FFF
3FFE
DUMMY
Notes:
1. Internal timing signal and bus information are not available externally.
2. OSC1 line is not meant to represent frequency. It is only meant to represent time.
3. The next rising edge of the internal processor clock following the rising edge of RESET initiates the reset sequence.
t
RL
3
RESET
(C9A)
(C12A)
4
4. RESET outputs VOL during 4064 power-on reset cycles when in C9A mode only.
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PDF描述 |
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参数描述 |
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