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参数资料
| 型号： | MC9328MXSVP10 |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 21/74页 |
| 文件大小： | 0K |
| 描述： | IC MCU I.MXS 100MHZ 225-MAPBGA |
| 标准包装： | 160 |
| 系列： | i.MXS |
| 核心处理器： | ARM9 |
| 芯体尺寸： | 32-位 |
| 速度： | 100MHz |
| 连通性： | EBI/EMI，I²C，SPI，SSI，UART/USART，USB |
| 外围设备： | DMA，I²S，LCD，POR，PWM，WDT |
| 输入/输出数： | 97 |
| 程序存储器类型： | ROMless |
| 电压 - 电源 (Vcc/Vdd)： | 1.7 V ~ 3.3 V |
| 振荡器型： | 外部 |
| 工作温度： | 0°C ~ 70°C |
| 封装/外壳： | 225-LFBGA |
| 包装： | 托盘 |
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Functional Description and Application Information
MC9328MXS Technical Data, Rev. 3
28
Freescale Semiconductor
4.4.2.4
WAIT Write Cycle DMA Enabled
Figure 9. WAIT Write Cycle DMA Enabled
7
Wait asserted to RW negated
T+2.66
2T+7.96
ns
8
Data hold timing after RW negated
2T+0.03
–
ns
9
Data ready after CS5 is asserted
–
T
ns
10
EB negated after CS5 is negated
0.5T
0.5T+0.5
ns
11
Wait becomes low after CS5 asserted
0
1019T
ns
12
Wait pulse width
1T
1020T
ns
Note:
1. T is the system clock period. (For 96 MHz system clock, T=10.42 ns)
2. CS5 assertion can be controlled by CSA bits. EB assertion can also be programmable by WEA bits in CS5L register.
3. Address becomes valid and RW asserts at the start of write access cycle.
4. The external wait input requirement is eliminated when CS5 is programmed to use internal wait state.
Table 15. WAIT Write Cycle without DMA: WSC = 111111, DTACK_SEL=1, HCLK=96MHz (Continued)
Number
Characteristic
3.0 ± 0.3 V
Unit
Minimum
Maximum
OE
WAIT
Address
EB
CS5
RW
(logic high)
DATABUS
programmable
min 0ns
programmable
min 0ns
8
5
7
11
12
4
S
1
2
3
10
6
13
9
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参数描述 |
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| MC9328MXSVP10R2 | 功能描述:处理器 - 专门应用 REDUCED FEATURE CORSICA RoHS:否 制造商:Freescale Semiconductor 类型:Multimedia Applications 核心:ARM Cortex A9 处理器系列:i.MX6 数据总线宽度:32 bit 最大时钟频率:1 GHz 指令/数据缓存: 数据 RAM 大小:128 KB 数据 ROM 大小: 工作电源电压: 最大工作温度:+ 95 C 安装风格:SMD/SMT 封装 / 箱体:MAPBGA-432 |
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