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参数资料
| 型号： | MCF5249VM140 |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, 140 MHz, RISC PROCESSOR, PBGA160 |
| 封装： | 15 X 15 MM, MAPBGA-160 |
| 文件页数： | 207/454页 |
| 文件大小： | 6701K |
| 代理商： | MCF5249VM140 |
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MOTOROLA
Audio Functions
17-3
There are four serial audio interface blocks labeled as follows:
1. IIS1: Capable of transmitting and receiving audio data.
2. IIS2: Transmit only.
3. IIS3: Receive only.
4. IIS4: Receive only.
As shown in Figure 17-1, there two IEC958 receivers. The source selector (18) and the receiver block itself
(19). The receiver is capable of taking its input signal from four possible EBU inputs:
1. EBUIN1
2. EBUIN2
3. EBUIN3
4. EBUIN4
There is one IEC958 transmitter (30) with two outputs. One carries the “professional” C-channel, and the
other carries the “consumer” C-channel.
Five audio interface receivers (IIS1, IIS3, IIS4, and two EBU receivers) send their received data on an
internal 40-bit wide bus, the Internal Audio Data Bus. Every transmitter sources its data to be transmitted
from this same internal bus. Every transmitter has a multiplexer to select the data source. Possible sources
are (IIS1 receiver, IIS3 receiver, IIS4 receiver, two EBU receivers, processor data output1, processor data
output2, processor data output 3). Every transmitter also has a FIFO after the multiplexer. This FIFO gives
the data source some freedom when data is generated. The FIFOs compensate for phase shifts when a
transmitter takes data from another receiver. In the case that the transmitter sends out
processor-generated data, the FIFO allows the processor to send several audio words in one burst to the
audio transmitter.
To allow the MCF5249 processor to receive and transmit audio data, an interface is present between the
internal Audio Data Bus and the ColdFire memory space. As shown in Figure 17-1, this interface is seen in
the MCF5249 memory map as Processor Data Interface Registers. Three of these are Processor Data Out
registers, PDOR1, PDOR2 and PDOR3. When the processor writes to one of these registers, the data is
sent directly to the Internal Audio Data Bus, and depending on the setting of the multiplexers (13, 15, and
24) it will end up in one or several of the transmit FIFOs (12, 14, and 25). There are three Processor Data
In registers, PDIR1, PDIR2, and PDIR3. When the processor reads from one of these address locations, it
actually reads data from one of the FIFOs (17, 17a or 17b). These FIFOs receive data from the Internal
Audio Data Bus using multiplexers (16, 16a and 16b). Depending on the setting of the multiplexers, data
from one of the audio data receivers will end in the FIFOs. Possible receivers for the three PDIR channels
are IIS1 receiver, IIS3 receiver, IIS4 receiver and the two IEC958 receivers.
Besides the mechanism to let the MCF5249 processor access the audio data, there are several interrupts
and control registers to allow the MCF5249 to determine when it should read or write data to the
appropriate processor data interface register.
The IEC958 receiver and transmitter handle the main data audio stream in the same way as the IIS
receivers and transmitters. This is done using the internal Audio Data Bus. Additionally, they support the
IEC958 “C” and “U” channels. IEC958 “C” and “U” channel data is interfaced directly to memory-mapped
registers (22,26,27 and 28).
17.1.1.1
Audio Interrupt Mask and Interrupt Status Registers
The interrupts of the audio interface feed into vectors 0-31 of the interrupt controller. There are two sets of
registers associated with interrupt operation.
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Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
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PDF描述 |
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| MCF5251CEVM140 | 制造商:FREESCALE 制造商全称:Freescale Semiconductor, Inc 功能描述:ColdFire Processor |
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