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参数资料
| 型号： | MCF5249VM140 |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, 140 MHz, RISC PROCESSOR, PBGA160 |
| 封装： | 15 X 15 MM, MAPBGA-160 |
| 文件页数： | 443/454页 |
| 文件大小： | 6701K |
| 代理商： | MCF5249VM140 |
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MOTOROLA
Static RAM (SRAM)
6-1
Section 6
Static RAM (SRAM)
6.1
SRAM FEATURES
One 64 KByte and one 32 KByte SRAMS
Single-cycle access
Physically located on processor's high-speed local bus
Memory location programmable on any 32 KByte address
Byte, word, longword address capabilities
6.2
SRAM OPERATION
The SRAM module provides a general-purpose memory block that the ColdFire processor can access in a
single cycle. The location of the memory block can be specified to any modulo-16K address within the
4-GByte address space. The memory is ideal for storing critical code or data structures or for use as the
system stack. Because the SRAM module is physically connected to the processor's high-speed local bus,
it can service processor-initiated access or memory-referencing commands from the debug module.
Depending on configuration information, instruction fetches may be sent to both the cache and the SRAM
block simultaneously. If the reference is mapped into the region defined by the SRAM, the SRAM provides
the data back to the processor, and the cache data discarded. Accesses from the SRAM module are not
cached.
The first SRAM, SRAM0 (32 KBytes) cannot be accessed by the on-chip DMAs of the MCF5249. The
second SRAM, SRAM1 (64 Kbytes), can be accessed by the on-chip DMAs. SRAM0 is made up of one
memory array consisting of 2048 lines, each containing 16 Bytes. However, SRAM1 is made up of two
memory arrays each consisting of 2048 lines, with 16 Bytes in each line. The SRAM1 array is split (Upper
32K bank and Lower 32K bank) to allow simultaneous access to both arrays by both the DMA and the
CPU. Figure 1-1, the MCF5249 block diagram, shows this concept.
6.3
SRAM PROGRAMMING MODEL
The SRAM programming model includes a description of the SRAM base address register (RAMBAR),
SRAM initialization, and power management.
6.3.1
SRAM BASE ADDRESS REGISTER
The configuration information in the SRAM Base Address Register (RAMBAR[0:1]) controls the operation
of the SRAM module.
There are 2 RAMBAR registers. One for SRAM0, the second for SRAM1.
The RAMBAR is the register that holds the base address of the SRAM. The MOVEC instruction
provides write-only access to this register.
The RAMBAR registers can be read or written from the Debug module in a similar manner.
All undefined bits in the register are reserved. These bits are ignored during writes to the RAMBAR,
and return zeroes when read from the debug module.
The RAMBAR valid bit is cleared by reset, disabling the SRAM module. All other bits are unaffected.
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Freescale Semiconductor, Inc.
For More Information On This Product,
Go to: www.freescale.com
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PDF描述 |
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| MCF5251CEVM140 | 制造商:FREESCALE 制造商全称:Freescale Semiconductor, Inc 功能描述:ColdFire Processor |
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