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参数资料
| 型号： | MPC8569EVTAUNL |
| 厂商： | FREESCALE SEMICONDUCTOR INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | RISC PROCESSOR, PBGA783 |
| 封装： | 29 X 29 MM, 1 MM PITCH, PLASTIC, BGA-783 |
| 文件页数： | 8/126页 |
| 文件大小： | 2847K |
| 代理商： | MPC8569EVTAUNL |
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Enhanced Local Bus Controller
MPC8569E PowerQUICC III Integrated Processor Hardware Specifications, Rev. 0
Freescale Semiconductor
105
The following table describes the timing specifications of the enhanced local bus interface at BVDD = 3.3, 2.5, and 1.8 V DC
with PLL disabled.
Table 66. Enhanced Local Bus Timing Specifications (BVDD = 3.3 V, 2.5 V, and 1.8 V)—PLL Bypassed
For recommended operating conditions, see Table 3
Parameter
Symbol1
Min
Max
Unit
Notes
Enhanced local bus cycle time
tLBK
12
—
ns
—
Enhanced local bus duty cycle
tLBKH/tLBK
45
55
%
6
LCLK[n] skew to LCLK[m] or LSYNC_OUT
tLBKSKEW
—150
ps
2
Input setup
(except LUPWAIT/LFRB)
tLBIVKH
6.5
—
ns
—
Input hold
(except LUPWAIT/LFRB)
tLBIXKH
1—
ns
—
Input setup
(for LUPWAIT/LFRB)
tLBIVKL
6.5
—
ns
—
Input hold
(for LUPWAIT/LFRB)
tLBIXKL
1—
ns
—
Output delay
(Except LALE)
tLBKLOV
—1.5
ns
—
Output hold
(Except LALE)
tLBKLOX
–3.5
—
ns
5
Enhanced local bus clock to output high
impedance for LAD/LDP
tLBKLOZ
—2
ns
3
LALE output negation to LAD/LDP output
transition (LATCH hold time)
tLBONOT
1 – 1 ns
(LBCR[AHD] = 0)
1/2 – 1 ns
(LBCR[AHD] = 1)
—
eLBC
controller
clock
cycle
(=1
platform
clock
cycle in
ns)
4
Notes:
1. All signals are measured from BVDD/2 of rising/falling edge of LCLK to BVDD/2 of the signal in question.
2. Skew measured between different LCLK signals at BVDD/2.
3. For purposes of active/float timing measurements, the high impedance or off state is defined to be when the total current
delivered through the component pin is less than or equal to the leakage current specification.
4. tLBONOT is a measurement of the minimum time between the negation of LALE and any change in LAD. tLBONOT is determined
by LBCR[AHD]. The unit is the eLBC controller clock cycle, which is the internal clock that runs the local bus controller, not
the external LCLK. LCLK cycle = eLBC controller clock cycle
× LCRR[CLKDIV]. After power on reset, LBCR[AHD] defaults
to 0 and eLBC runs at maximum hold time.
5. Output hold is negative. This means that output transition happens earlier than the falling edge of LCLK.
6. System/board must be designed to ensure the input requirement to the device is achieved. Proper device operation is
guaranteed for inputs meeting this requirement by design, simulation, characterization, or functional testing.
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PDF描述 |
|---|---|
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参数描述 |
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| MPC8569VTAQLJB | 功能描述:数字信号处理器和控制器 - DSP, DSC 8569 ST 1067/667/533 r2.1 RoHS:否 制造商:Microchip Technology 核心:dsPIC 数据总线宽度:16 bit 程序存储器大小:16 KB 数据 RAM 大小:2 KB 最大时钟频率:40 MHz 可编程输入/输出端数量:35 定时器数量:3 设备每秒兆指令数:50 MIPs 工作电源电压:3.3 V 最大工作温度:+ 85 C 封装 / 箱体:TQFP-44 安装风格:SMD/SMT |
| MPC8569VTAUNLB | 功能描述:数字信号处理器和控制器 - DSP, DSC 8569 ST 1333/667/533 r2.1 RoHS:否 制造商:Microchip Technology 核心:dsPIC 数据总线宽度:16 bit 程序存储器大小:16 KB 数据 RAM 大小:2 KB 最大时钟频率:40 MHz 可编程输入/输出端数量:35 定时器数量:3 设备每秒兆指令数:50 MIPs 工作电源电压:3.3 V 最大工作温度:+ 85 C 封装 / 箱体:TQFP-44 安装风格:SMD/SMT |
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