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参数资料
| 型号： | MPC9774FAR2 |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 10/14页 |
| 文件大小： | 0K |
| 描述： | IC PLL CLK GEN 1:14 3.3V 52-LQFP |
| 标准包装： | 1,500 |
| 类型： | PLL 时钟发生器 |
| PLL： | 带旁路 |
| 输入： | LVCMOS |
| 输出： | LVCMOS |
| 电路数： | 1 |
| 比率 - 输入:输出： | 2:14 |
| 差分 - 输入:输出： | 无/无 |
| 频率 - 最大： | 125MHz |
| 除法器/乘法器： | 是/无 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 52-LQFP |
| 供应商设备封装： | 52-TQFP（10x10） |
| 包装： | 带卷 (TR) |
MPC9774 REVISION 5 JANUARY 10, 2013
5
2013 Integrated Device Technology, Inc.
MPC9774 Data Sheet
3.3 V 1:14 LVCMOS PLL CLOCK GENERATOR
Table 7. DC Characteristics (VCC = 3.3 V ± 5%, TA = 0°C to +70°C)
Symbol
Characteristics
Min
Typ
Max
Unit
Condition
VCC_PLL
PLL Supply Voltage
3.02
VCC
VLVCMOS
VIH
Input High Voltage
2.0
VCC + 0.3
V
LVCMOS
VIL
Input Low Voltage
0.8
V
LVCMOS
VOH
Output High Voltage
2.4
V
IOH = –24 mA(1)
1. The MPC9774 is capable of driving 50
transmission lines on the incident edge. Each output drives one 50 parallel terminated
transmission line to a termination voltage of VTT. Alternatively, the device drives up to two 50 series terminated transmission lines.
VOL
Output Low Voltage
0.55
0.30
V
IOL = 24 mA
IOL = 12 mA
ZOUT
Output Impedance
14 – 17
W
IIN
Input Current(2)
2. Inputs have pull-down or pull-up resistors affecting the input current.
200
AVIN = VCC or GND
ICC_PLL
Maximum PLL Supply Current
5.0
7.5
mA
VCC_PLL Pin
ICCQ
Maximum Quiescent Supply Current
8.0
mA
All VCC Pins
Table 8. AC Characteristics (VCC = 3.3 V ± 5%, TA = 0°C to +70°C)(1)
Symbol
Characteristics
Min
Typ
Max
Unit
Condition
fREF
Input Reference Frequency
8 feedback
12 feedback
16 feedback
24 feedback
32 feedback
48 feedback
Input Reference Frequency in PLL Bypass Mode(2)
25.0
16.6
12.5
8.33
6.25
4.16
62.5
41.6
31.25
20.83
15.625
10.41
250
MHz
PLL locked
PLL bypass
fVCO
VCO Frequency Range(3)
200
500
MHz
fMAX
Output Frequency
4 output
8 output
12 output
16 output
24 output
50.0
25.0
16.6
12.5
8.33
125.0
62.5
41.6
31.25
20.83
MHz
PLL locked
tPW,MIN
Input Reference Pulse Width(4)
2.0
ns
tR, tF
CCLKx Input Rise/Fall Time
1.0
ns
0.8 to 2.0 V
t()
Propagation Delay (static phase offset)(5)
CCLKx to FB_IN (FB =
8 and fREF = 50 MHz)
–250
+100
ps
PLL locked
tSK(O)
Output-to-Output Skew(6)
within QA bank
within QB bank
within QC bank
any output
100
125
100
175
ps
DC
Output Duty Cycle
47
50
53
%
tR, tF
Output Rise/Fall Time
0.1
1.0
ns
0.55 to 2.4 V
tPLZ, HZ
Output Disable Time
10
ns
tPZL
Output Enable Time
10
ns
tJIT(CC)
Cycle-to-Cycle Jitter(7)
90
ps
tJIT(PER)
Period Jitter(6)
90
ps
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