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参数资料
| 型号： | MT48LC4M32TG-10 |
| 元件分类： | DRAM |
| 英文描述： | 4M X 32 SYNCHRONOUS DRAM, 7 ns, PDSO54 |
| 封装： | 0.400 INCH, PLASTIC, TSOP2-54 |
| 文件页数： | 49/69页 |
| 文件大小： | 6213K |
| 代理商： | MT48LC4M32TG-10 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页当前第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页
128Mb: x16, x32
MOBILE SDRAM
09005aef8071a76b
Micron Technology, Inc., reserves the right to change products or specifications without notice.
128Mbx16x32Mobile_2.fm - Rev. G (DRAFT) 7/04 EN
53
2001 Micron Technology, Inc. All rights reserved.
Figure 40: READ – Without Auto Precharge
NOTE:
1. For this example, the burst length = 4, the CAS latency = 2, and the READ burst is followed by a “manual” PRECHARGE.
2. x16:A9 and A11 = “Don’t Care”
x32:A8, A9,and A11 = “Don’t Care”
ALL BANKS
tCH
tCL
tAC
tLZ
tRP
tRAS
tRCD
CAS Latency
tRC
tOH
DOUT m
tCMH
tCMS
tAH
tAS
tAH
tAS
tAH
tAS
ROW
BANK
BANK(S)
BANK
ROW
BANK
tHZ
tOH
DOUT m+3
tAC
tOH
tAC
tOH
tAC
DOUT m+2
DOUT m+1
tCMH
tCMS
PRECHARGE
NOP
ACTIVE
NOP
READ
NOP
ACTIVE
DISABLE AUTO PRECHARGE
SINGLE BANKS
DON’T CARE
UNDEFINED
COLUMN m2
tCKH
tCKS
T0
T1
T2
T3
T4
T5
T6
T7
T8
DQMU, DQML
CKE
CLK
A0-A9, A11
DQ
BA0, BA1
A10
COMMAND
tCK
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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