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参数资料
| 型号： | NT5DS64M4AW-75B |
| 厂商： | Electronic Theatre Controls, Inc. |
| 英文描述： | 256Mb Double Data Rate SDRAM |
| 中文描述： | 256MB双数据速率SDRAM |
| 文件页数： | 58/78页 |
| 文件大小： | 1534K |
| 代理商： | NT5DS64M4AW-75B |
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NT5DS64M4AT NT5DS64M4AW
NT5DS32M8AT NT5DS32M8AW
256Mb Double Data Rate SDRAM
REV 1.1
12/2001
58
NANYA TECHNOLOGY CORP
. All rights reserved.
NANYA TECHNOLOGY CORP. reserves the right to change Products and Specifications without notice.
Electrical Characteristics & AC Timing for DDR266/DDR200 - Absolute Specifications
(0
°
C
≤
T
A
≤
70
°
C
;
V
DDQ
= 2.5V
±
0.2V; V
DD
= 2.5V
±
0.2V, See AC Characteristics) (Part 1 of 2)
Symbol
Parameter
DDR266A
(-7K)
DDR266B
(-75B)
DDR200
(-8B)
Unit
Notes
Min
Max
Min
Max
Min
Max
t
AC
DQ output access time from CK/CK
0.75
+
0.75
0.75
+
0.75
0.8
+
0.8
ns
1-4
t
DQSCK
DQS output access time from CK/CK
0.75
+
0.75
0.75
+
0.75
0.8
+
0.8
ns
1-4
t
CH
CK high-level width
0.45
0.55
0.45
0.55
0.45
0.55
t
CK
1-4
t
CL
CK low-level width
0.45
0.55
0.45
0.55
0.45
0.55
t
CK
1-4
t
CK
Clock cycle time
CL = 2.5
7
12
7.5
12
8
12
ns
1-4
CL = 2.0
7.5
12
10
12
10
12
ns
1-4
t
CK
10
12
t
DH
DQ and DM input hold time
0.5
0.5
0.6
ns
1-4,
15,16
t
DS
DQ and DM input setup time
0.5
0.5
0.6
ns
1-4,
15,16
t
DIPW
DQ and DM input pulse width (each input)
1.75
1.75
2
ns
1-4
t
HZ
Data-out high-impedance time from CK/CK
0.75
+
0.75
0.75
+
0.75
0.8
+
0.8
ns
1-4, 5
t
LZ
Data-out low-impedance time from CK/CK
0.75
+
0.75
0.75
+
0.75
0.8
+
0.8
ns
1-4, 5
t
DQSQ
DQS-DQ skew (DQS & associated DQ signals)
+
0.5
+
0.5
+
0.6
ns
1-4
t
DQSQA
DQS-DQ skew (DQS & all DQ signals)
+
0.5
+
0.5
+
0.6
ns
1-4
t
HP
minimum half clk period for any given cycle;
defined by clk high (t
CH
) or clk low (t
CL
) time
t
or
t
CL
t
or
t
CL
t
or
t
CL
t
CK
1-4
t
QH
Data output hold time from DQS
t
-
0.75ns
t
-
0.75ns
t
HP
-1.0ns
t
CK
1-4
t
DQSS
Write command to 1st DQS latching
transition
0.75
1.25
0.75
1.25
0.75
1.25
t
CK
1-4
t
DQSL,H
DQS input low (high) pulse width (write cycle)
0.35
0.35
0.35
t
CK
1-4
t
DSS
DQS falling edge to CK setup time (write cycle)
0.2
0.2
0.2
t
CK
1-4
t
DSH
DQS falling edge hold time from CK (write cycle)
0.2
0.2
0.2
t
CK
1-4
t
MRD
Mode register set command cycle time
14
15
16
ns
1-4
t
WPRES
Write preamble setup time
0
0
0
ns
1-4, 7
t
WPST
Write postamble
0.40
0.60
0.40
0.60
0.40
0.60
t
CK
1-4, 6
t
WPRE
Write preamble
0.25
0.25
0.25
t
CK
1-4
t
IH
Address and control input hold time
(fast slew rate)
0.9
0.9
1.1
ns
2-4,
9,11,12
t
IS
Address and control input setup time
(fast slew rate)
0.9
0.9
1.1
ns
2-4,
9,11,12
t
IH
Address and control input hold time
(slow slew rate)
1.0
1.0
1.1
ns
2-4,
11,12,
14
t
IS
Address and control input setup time
(slow slew rate)
1.0
1.0
1.1
ns
2-4,
11,12,
14
相关PDF资料 |
PDF描述 |
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参数描述 |
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