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参数资料
| 型号： | ORSO42G5-1BMN484C |
| 厂商： | Lattice Semiconductor Corporation |
| 文件页数： | 141/153页 |
| 文件大小： | 0K |
| 描述： | IC TRANCEIVERS FPSC 680FPGAM |
| 产品变化通告： | Product Discontinuation 01/Aug/2011 |
| 标准包装： | 60 |
| 系列： | * |
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Lattice Semiconductor
ORCA ORSO42G5 and ORSO82G5 Data Sheet
88
Table 28. Common Control Register Descriptions – ORSO42G5
(0x)
Absolute
Address
Bit
Name
Reset
Value
(0x)
Description
Mode
30A00
[0:1]
RCKSELB
00
“10” - Channel BC source for clock RCK78B
“11” - Channel BD source for clock RCK78B
Both
[2:3]
TCKSELB
“10” - Channel BC source for clock TCK78B
“11” - Channel BD source for clock TCK78B
Both
[4:5]
RCKSELA
“10” - Channel AC source for clock RCK78A
“11” - Channel AD source for clock RCK78A
Both
[6:7]
TCKSELA
“10” - Channel AC source for clock TCK78A
“11” - Channel AD source for clock TCK78A
Both
30A01
[0:2]
CELL_SIZE
00
Cell Size, Three bits to set cell size.
“000” - Cell size is 75 bytes,
“001” - Cell size is 79 bytes,
“010” - Cell size is 83 bytes,
“011” - Cell size is 91 bytes
These are the only supported cell sizes.
Cell
[3:7]
RX_FIFO_MIN
Set Minimum threshold value for alignment
FIFO in SONET mode. When the read address
for the FIFO is below this value at the time when
write address is zero, it indicates that the FIFO
is near overow. This event will go high only
once during a frame when a framing byte has
been detected by the aligner. The default
threshold value is “00000”.
SONET
30A02
0
TX_DISABLE_ON_RDI
00
Transmitter Disable on RDI (Detection), If
TX_DISABLE_ON_RDI = 1 - No cell data is
transmitted on a link in which a RDI has been
detected by the corresponding link’s receiver. If
this bit is set to 0, cell data will be transmitted on
a link irrespective of detection of a RDI.
Cell
[1:7]
RSVD
Reserved
—
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PDF描述 |
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参数描述 |
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| ORSO42G5-2BM484C | 功能描述:FPGA - 现场可编程门阵列 10368 LUT 204 I/O RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
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