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参数资料
| 型号： | PEF3452 |
| 厂商： | INFINEON TECHNOLOGIES AG |
| 英文描述： | Line Interface Unit for DS3, STS 1 and E3 |
| 中文描述： | 线路接口单元的DS3中，STS 1和E3 |
| 文件页数： | 40/71页 |
| 文件大小： | 1372K |
| 代理商： | PEF3452 |
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PEF 3452
TE3-LIU V1.3
Interface Description
Preliminary Data Sheet
30
2001-12-05
PRELIMINARY
requirements according to ANSI T1.102 (at cross connect point, up to 450 ft.) are
fulfilled.
Note: An additional capacitor on the primary or secondary side of the transformer may
be required in some applications to improve the pulse mask, if the parasitic
capacitances of the PCB are very small.
4.2.2
Transmit Clock System
The supplied transmit clock XCLK is duty-cycle corrected by an internal PLL circuit to
provide a 50
%
clock signal to the internal line driver unit. The pulse shaper working
frequency is fourfold of the XCLK frequency.
If the transmit clock XCLK is failing, an all-zero signal is generated automatically.
If AIS insertion is selected, the output signal is referenced to REFCLK.
Figure 14
Transmit Clock System
Table 12
E3 Transmit Return Loss
Fre
q
uency Range
from
[
kHz
]
860
1720
Return Loss
1
)
[
d
B]
6
8
1)
measured with an unframed PRBS 2
15
-1 pattern
to
[
kHz
]
1720
51550
Encoder
Line Driver
Pulse
Shaper
XL2
XL1
XCLK
XDIP
XDIN
Transmit
PLL
REFCLK
XAIS
disable
testmode
AIS
Insertion
XAIS
F0232
Jitter
Attenuator
Buffer
Jitter
Attenuator
PLL
XTAL1
XTAL2
JATT
f
nom
x 4
f
nom
f
nom
f
nom
: 3
f
nom
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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