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参数资料
| 型号： | PF48F4P0ZT00 |
| 厂商： | Intel Corp. |
| 元件分类： | 圆形连接器 |
| 英文描述： | Circular Connector; No. of Contacts:21; Series:; Body Material:Aluminum; Connecting Termination:Crimp; Connector Shell Size:22; Circular Contact Gender:Pin; Circular Shell Style:Wall Mount Receptacle; Insert Arrangement:22-21 |
| 中文描述： | 英特尔StrataFlash嵌入式存储器 |
| 文件页数： | 35/102页 |
| 文件大小： | 1609K |
| 代理商： | PF48F4P0ZT00 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页当前第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页
1-Gbit P30 Family
Datasheet
Intel StrataFlash
Embedded Memory (P30)
Order Number: 306666, Revision: 001
April 2005
35
7.3
AC Read Specifications
Table 16.
AC Read Specifications for 64/128-Mbit Densities (Sheet 1 of 2)
Num
Symbol
Parameter
Min
Max
Unit
Notes
Asynchronous Specifications
R1
t
AVAV
t
AVQV
Read cycle time
85
-
ns
R2
Address to output valid
-
85
ns
R3
t
ELQV
CE# low to output valid
-
85
ns
R4
t
GLQV
OE# low to output valid
-
25
ns
1,2
R5
t
PHQV
RST# high to output valid
-
150
ns
1
R6
t
ELQX
CE# low to output in low-Z
0
-
ns
1,3
R7
t
GLQX
OE# low to output in low-Z
0
-
ns
1,2,3
R8
t
EHQZ
CE# high to output in high-Z
-
24
ns
1,3
R9
t
GHQZ
OE# high to output in high-Z
-
24
ns
R10
t
OH
Output hold from first occurring address, CE#, or OE# change
0
-
ns
R11
t
EHEL
CE# pulse width high
20
-
ns
1
R12
t
ELTV
CE# low to WAIT valid
-
17
ns
R13
t
EHTZ
CE# high to WAIT high-Z
-
20
ns
1,3
R15
t
GLTV
OE# low to WAIT valid
-
17
ns
1
R16
t
GLTX
OE# low to WAIT in low-Z
0
-
ns
1,3
R17
t
GHTZ
OE# high to WAIT in high-Z
-
20
ns
Latching Specifications
R101
t
AVVH
Address setup to ADV# high
10
-
ns
1
R102
t
ELVH
CE# low to ADV# high
10
-
ns
R103
t
VLQV
ADV# low to output valid
-
85
ns
R104
t
VLVH
ADV# pulse width low
10
-
ns
R105
t
VHVL
ADV# pulse width high
10
-
ns
R106
t
VHAX
Address hold from ADV# high
9
-
ns
1,4
R108
t
APA
Page address access
-
25
ns
1
R111
t
phvh
RST# high to ADV# high
30
-
ns
Clock Specifications
R200
f
CLK
CLK frequency
-
40
MHz
1,3,6
R201
t
CLK
CLK period
25
-
ns
R202
t
CH/CL
CLK high/low time
5
-
ns
R203
t
FCLK/RCLK
CLK fall/rise time
-
3
ns
Synchronous Specifications
R301
t
AVCH/L
Address setup to CLK
9
-
ns
1
R302
t
VLCH/L
ADV# low setup to CLK
9
-
ns
R303
t
ELCH/L
CE# low setup to CLK
9
-
ns
R304
t
CHQV
/ t
CLQV
CLK to output valid
-
20
ns
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