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参数资料
| 型号： | PM7351-BI |
| 厂商： | PMC-SIERRA INC |
| 元件分类： | 数字传输电路 |
| 英文描述： | OCTAL SERIAL LINK MULTIPLEXER |
| 中文描述： | ATM/SONET/SDH SUPPORT CIRCUIT, PBGA304 |
| 封装： | 31 X 31 MM, 1.51 MM HEIGHT, 1.27 MM PITCH, SBGA-304 |
| 文件页数： | 154/174页 |
| 文件大小： | 1790K |
| 代理商： | PM7351-BI |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页当前第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页
RELEASED
PM7351 S/UNI-VORTEX
DATA SHEET
PMC-1980582
ISSUE 5
OCTAL SERIAL LINK MULTIPLEXER
PROPRIETARY AND CONFIDENTIAL TO PMC-SIERRA, INC., AND FOR ITS CUSTOMERS’ INTERNAL USE
144
13
FUNCTIONAL TIMING
While the following diagrams present representative waveforms, they are not an
attempt to unambiguously describe the interfaces. The Pin Description section is
intended to present the detailed pin behavior and constraints on use.
Fig. 10 gives an example of the functional timing of the upstream interface when
configured as a 16-bit SCI-PHY Level 2 compliant slave. The interface is
programmed to include a user prepend (W1) as well the inband address (W0).
The interface responds to the polling of address “A” (which equals VADR[4:0]) by
asserting RPA. As a result, the master selects the S/UNI-VORTEX by presenting
“A” again during the last cycle RENB is high. Had not the device been selected,
RSX, RSOP, RDAT[15:0] and RPRTY would have remained high-impedance.
Fig. 10 illustrates that a cell transfer may be paused by deasserting RENB. The
device is reselected by presenting address “A” the last cycle RENB is high to
resume the transfer.
Fig. 10 Upstream SCI-PHY Interface Timing
Fig. 11 gives an example of the functional timing of the upstream interface when
configured as a 16-bit Any-PHY compliant slave. The user prepend (W1) is
excluded in this example. Note that relative to SCI-PHY mode, all outputs have
an additional cycle latency.
相关PDF资料 |
PDF描述 |
|---|---|
| PM7364 | Frame Engine and Datalink Manager |
| PM7364-BI | FRAME ENGINE AND DATA LINK MANAGER |
| PM7366 | FRAME ENGINE AND DATA LINK MANAGER |
| PM7366-BI | TVS BI-DIR 30V 1500W DO-201 |
| PM7366-PI | FRAME ENGINE AND DATA LINK MANAGER |
相关代理商/技术参数 |
参数描述 |
|---|---|
| PM-736 | 制造商:Eclipse Tools 功能描述: |
| PM7364 | 制造商:PMC 制造商全称:PMC 功能描述:FRAME ENGINE AND DATA LINK MANAGER |
| PM7364-BI | 制造商:PMC-Sierra 功能描述:PROTOCOL CONTROLLER, 256 Pin, BGA |
| PM7366 | 制造商:PMC 制造商全称:PMC 功能描述:FRAME ENGINE AND DATA LINK MANAGER |
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