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参数资料
| 型号： | PM8315 |
| 厂商： | PMC-Sierra, Inc. |
| 元件分类： | 通信及网络 |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 文件页数： | 124/329页 |
| 文件大小： | 3024K |
| 代理商： | PM8315 |
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STANDARD PRODUCT
PM8315 TEMUX
DATASHEET
PMC-1981125
ISSUE 7
HIGH DENSITY T1/E1 FRAMER WITH
INTEGRATED VT/TU MAPPER AND M13 MUX
PROPRIETARY AND CONFIDENTIAL
109
VC3 via the Receive Tributary Demapper (RTDM). In conjunction with the
Receive Tributary Demapper (RTDM) this block performs the desynchronizer
function to provide a low jitter T1 or E1 serial clock and data.
The Desynchronizer uses a combination of two clock generation techniques to
desynchronize the demapped T1s and E1s. Incoming bit stuff events cause an
extra bit of data to be generated or removed from the generated serial stream
over the following 2KHz multi-frame. Pointer justifications are spread out by
advancing or retarding the generated T1 or E1 clock phase.
The 19.44MHz LREFCLK input is used to generate a nominal 1.544Mb/s or
2.048Mb/s clock over a 2KHz interval as indicated by the LDC1J1V1 input
divided by four. A nominal T1 rate consists of 772 clocks in 500us. A nominal E1
rate consists of 1024 clocks in 500us. Stuff events, as indicated by the RTDM
block, are compensated within the desynchronizer by generating three separate
clocks to construct the faster or slower rate as shown in Table 5.
A mixture of T1 clock cycles is generated using 12 REFCLK cycles (Fast T1
Cycles) and 13 REFCLK cycles (Slow T1 Cycles) to produce an overall rate of
1.544MHz over the 500us period. A mixture of E1 clock cycles is generated using
9 REFCLK cycles (Fast E1 cycles) and 10 REFCLK cycles (Slow E1 cycles) to
produce an overall rate of 2.048MHz over the 500us period. Table 5 shows the
number of fast and slow cycles required to generate all three T1 and E1 rates.
Table 5
- Desynchronizer Clock Generation Algorithm
Clock
Rate
Fast T1
Cycles
Slow T1
Cycles
Overall
T1 Cycles
Fast E1
Cycles
Slow
E1
Cycles
Overall E1
Cycles
Slow
303
468
771
510
513
1023
Nominal
316
456
772
520
504
1024
Fast
329
444
773
530
495
1025
Pointer justification events, as indicated by the RTDM block, are compensated
within the desynchronizer by advancing or retarding the phase of the generated
fast, slow and nominal clocks during the 2KHz period. Because pointer
justification have a limited frequency of occurrence the phase adjustments are
leaked out slowly. Twelve phase adjustments will remove or add an entire T1
clock whereas nine phase adjustments will remove or add an entire E1 clock.
The number of phase adjustments needed per pointer justification is on average
89.077 for T1 or 65.829 for E1. These pointer adjustments are spread out over a
1 second period.
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PDF描述 |
|---|---|
| PM8315-PI | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
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| PM8316TEMUX-84 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
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| PM8353 | 4-Channel 1.0-1.25 Gbps Transceiver |
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