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参数资料
| 型号： | PM8315 |
| 厂商： | PMC-Sierra, Inc. |
| 元件分类： | 通信及网络 |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 文件页数： | 211/329页 |
| 文件大小： | 3024K |
| 代理商： | PM8315 |
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STANDARD PRODUCT
PM8315 TEMUX
DATASHEET
PMC-1981125
ISSUE 7
HIGH DENSITY T1/E1 FRAMER WITH
INTEGRATED VT/TU MAPPER AND M13 MUX
PROPRIETARY AND CONFIDENTIAL
196
12.5 Using the Internal Data Link Receiver
It is important to note that the access rate to the RDLC registers is limited by the
rate of the internal high-speed system clock which is either the DS3, DS1 or E1
system clock. Consecutive accesses to the RDLC Status and RDLC Data
registers should be accessed at a rate no faster than 1/10 that of the selected
RDLC high-speed system clock. This time is used by the high-speed system
clock to sample the event and update the FIFO status. Instantaneous variations
in the high-speed reference clock frequencies (e.g. jitter in the receive line clock)
must be considered when determining the procedure used to read RDLC
registers.
On power up of the system, the RDLC should be disabled by setting the EN bit in
the Configuration Register to logic 0 (default state). The RDLC Interrupt Control
register should then be initialized to enable the INTB output and to select the
FIFO buffer fill level at which an interrupt will be generated. If the INTE bit is not
set to logic 1, the RDLC Status register must be continuously polled to check the
interrupt status (INTR) bit.
After the RDLC Interrupt Control register has been written, the RDLC can be
enabled at any time by setting the EN bit in the RDLC Configuration register to
logic 1. When the RDLC is enabled, it will assume the link status is idle (all
ones) and immediately begin searching for flags. When the first flag is found, an
interrupt will be generated, and a dummy byte will be written into the FIFO buffer.
This is done to provide alignment of link up status with the data read from the
FIFO. When an abort character is received, another dummy byte and link down
status is written into the FIFO. This is done to provide alignment of link down
status with the data read from the FIFO. It is up to the controlling processor to
check the COLS bit in the RDLC Status register for a change in the link status. If
the COLS bit is set to logic 1, the FIFO must be emptied to determine the current
link status. The first flag and abort status encoded in the PBS bits is used to set
and clear a Link Active software flag.
When the last byte of a properly terminated packet is received, an interrupt is
generated. While the RDLC Status register is being read the PKIN bit will be
logic 1. This can be a signal to the external processor to empty the bytes
remaining in the FIFO or to just increment a number-of-packets-received count
and wait for the FIFO to fill to a programmable level. Once the RDLC Status
register is read, the PKIN bit is cleared to logic 0 . If the RDLC Status register is
read immediately after the last packet byte is read from the FIFO, the PBS[2] bit
will be logic 1 and the CRC and non-integer byte status can be checked by
reading the PBS[1:0] bits.
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PDF描述 |
|---|---|
| PM8315-PI | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| PM8316 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| PM8316TEMUX-84 | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| PM8351 | 8-Channel 1.0-1.25 Gbps Transceiver |
| PM8353 | 4-Channel 1.0-1.25 Gbps Transceiver |
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参数描述 |
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| PM8315-PI-P-RFBD | 制造商:PMC-Sierra 功能描述: |
| PM8316 | 制造商:PMC 制造商全称:PMC 功能描述:High Density 84-Channel T1/E1/J1 Framer with Integrated VT/TU Mappers and M13 |
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