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参数资料
| 型号： | QL8150-6PQN208I |
| 厂商： | QUICKLOGIC CORP |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 640 CLBS, 188946 GATES, PQFP208 |
| 封装： | LEAD FREE, PLASTIC, QFP-208 |
| 文件页数： | 29/96页 |
| 文件大小： | 1607K |
| 代理商： | QL8150-6PQN208I |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页当前第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页
2007 QuickLogic Corporation
Eclipse II Family Data Sheet Rev. Q
35
NOTE: When using a PLL, t
PGCK and tBGCK are effectively zero due to delay adjustment by Phase Locked
Loop feedback path.
Figure 35: Global Clock Structure Timing Elements
Figure 36: Dual-Port SRAM Cell
Table 21: Eclipse II Tree Clock Delay
Clock Segment
Parameter
Value
Min
Max
t
PGCK
Global clock pin delay to quad net
-
1.92 ns
t
BGCK
Global clock tree delay (quad net to flip-flop)
-
0.28 ns
t
DPD
Dedicated clock pad
-
1.7 ns
t
GSKEW
Global delay clock skew
-
0.1 ns
t
DSKEW
Dedicated clock skew
-
0.05 ns
Internally generated clock, or
clock from general routing network
Global Clock
(CLK) Input
Quad-Net Clock Network
FF
Global Clock Buffer
WA
WD
WE
WCLK
RE
RCLK
RA
RD
RAM Module
[7:0]
[17:0]
[7:0]
[17:0]
ASYNCRD
相关PDF资料 |
PDF描述 |
|---|---|
| QL8150-7PQN208C | FPGA, 640 CLBS, 188946 GATES, PQFP208 |
| QL8150-7PQN208I | FPGA, 640 CLBS, 188946 GATES, PQFP208 |
| QL8150-7PQN208M | FPGA, 640 CLBS, 188946 GATES, PQFP208 |
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相关代理商/技术参数 |
参数描述 |
|---|---|
| QL8250 | 制造商:未知厂家 制造商全称:未知厂家 功能描述:LOW POWER FPGA COMBINING PERFORMANCE DENSITY AND EMBEDED RAM |
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| QL82SD-PB516 | 制造商:未知厂家 制造商全称:未知厂家 功能描述:10 High Speed Bus LVDS Serial Links bandwidth up to 5 Gbps |
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