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参数资料
| 型号： | QL8150-6PQN208I |
| 厂商： | QUICKLOGIC CORP |
| 元件分类： | FPGA |
| 英文描述： | FPGA, 640 CLBS, 188946 GATES, PQFP208 |
| 封装： | LEAD FREE, PLASTIC, QFP-208 |
| 文件页数： | 36/96页 |
| 文件大小： | 1607K |
| 代理商： | QL8150-6PQN208I |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页当前第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页
2007 QuickLogic Corporation
Eclipse II Family Data Sheet Rev. Q
41
Table 28: I/O Input Register Cell Timing
Symbol
Parameter
Value
Min
Max
tISU
Input register setup time: time the synchronous input of the flip-flop must be stable
before the active clock edge
2.15 ns
-
t
IHL
Input register hold time: time the synchronous input of the flip-flop must be stable after
the active clock edge
0 ns
-
tICO
Input register clock-to-out: time taken by the flip-flop to output after the active clock edge
-
0.3 ns
tIRST
Input register reset delay: time between when the flip-flop is “reset”(low) and when the
output is consequently “reset” (low)
-
0.82 ns
tIESU
Input register clock enable setup time: time “enable” must be stable before the active
clock edge
0.4 ns
-
t
IEH
Input register clock enable hold time: time “enable” must be stable after the active clock
edge
0 ns
-
Table 29: I/O Input Buffer Delays
Symbol
Parameter
Value
To get the total input delay add this delay to t
ISU
Min
Max
tSID (LVTTL)
LVTTL input delay: Low Voltage TTL for 3.3 V applications
-
0.82 ns
tSID (LVCMOS2)
LVCMOS2 input delay: Low Voltage CMOS for 2.5 V and lower
applications
-
0.82 ns
tSID (LVCMOS18) LVCMOS18 input delay: Low Voltage CMOS for 1.8 V applications
-
t
SID (GTL+)
GTL+ input delay: Gunning Transceiver Logic
-
0.94 ns
t
SID (SSTL3)
SSTL3 input delay: Stub Series Terminated Logic for 3.3 V
-
0.94 ns
tSID (SSTL2)
SSTL2 input delay: Stub Series Terminated Logic for 2.5 V
-
0.94 ns
t
SID (PCI)
PCI input delay: Peripheral Component Interconnect for 3.3 V
-
0.82 ns
相关PDF资料 |
PDF描述 |
|---|---|
| QL8150-7PQN208C | FPGA, 640 CLBS, 188946 GATES, PQFP208 |
| QL8150-7PQN208I | FPGA, 640 CLBS, 188946 GATES, PQFP208 |
| QL8150-7PQN208M | FPGA, 640 CLBS, 188946 GATES, PQFP208 |
| QL8150-8PQN208C | FPGA, 640 CLBS, 188946 GATES, PQFP208 |
| QL8150-8PQN208I | FPGA, 640 CLBS, 188946 GATES, PQFP208 |
相关代理商/技术参数 |
参数描述 |
|---|---|
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| QL8250-6PQN208C-5691 | 制造商:QuickLogic Corporation 功能描述: |
| QL82SD | 制造商:未知厂家 制造商全称:未知厂家 功能描述:10 High Speed Bus LVDS Serial Links bandwidth up to 5 Gbps |
| QL82SD-PB516 | 制造商:未知厂家 制造商全称:未知厂家 功能描述:10 High Speed Bus LVDS Serial Links bandwidth up to 5 Gbps |
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