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参数资料
| 型号： | R5F6445FKFB |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 32-BIT, FLASH, 64 MHz, MICROCONTROLLER, PQFP100 |
| 封装： | 14 X 14 MM, 0.50 MM PITCH, PLASTIC, LQFP-100 |
| 文件页数： | 86/575页 |
| 文件大小： | 7685K |
| 代理商： | R5F6445FKFB |
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R01UH0218EJ0110 Rev.1.10
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Sep 12, 2011
R32C/142 Group and R32C/145 Group
10. Interrupts
10.6.5
Interrupt Response Time
The interrupt response time, as shown in Figure 10.7, consists of two non-overlapping time segments:
(a) the period from when an interrupt request is generated until the instruction being executed is
completed; and (b) the period required for the interrupt sequence.
Figure 10.7 Interrupt Response Time
Period (a) varies depending on the instruction being executed. Instructions, such as LDCTX and
STCTX in which registers are sequentially saved into or restored from the stack, require the longest
time. For example, the STCTX instruction requires at least 30 cycles for 10 registers to be saved. It
requires more time if the WAIT instruction is in the stack.
Period (b) is listed in Table 10.7.
Notes:
1.
These are the values when the interrupt vectors are aligned to the addresses in multiples of 4 in the
internal ROM. However, the condition does not apply to the fast interrupt.
2.
α is the number of waits to access SFRs minus 2.
Table 10.7
Interrupt Sequence Execution Time (1)
Interrupt
Execution Time in Terms of CPU Clock
Peripheral
13 +
α cycles (2)
INT instruction
11 cycles
NMI
10 cycles
Watchdog timer
Oscillator stop detection
11 cycles
Undefined instruction
12 cycles
Overflow
12 cycles
BRK instruction (relocatable vector table)
16 cycles
BRK instruction (fixed vector table)
19 cycles
BRK2 instruction
19 cycles
Fast interrupt
11 cycles
Instruction
Interrupt sequence
Instruction in
an interrupt handler
Interrupt request
is accepted
Interrupt request
is generated
(a)
(b)
Interrupt response time
Time
(a) Period from when an interrupt request is generated until when the instruction
being executed has been completed
(b) Period required to perform an interrupt sequence
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PDF描述 |
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