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参数资料
型号： S1D13A05F00A100
元件分类： 显示控制器
英文描述： 320 X 320 PIXELS CRT OR FLAT PNL GRPH DSPL CTLR, PBGA121
封装： LEAD FREE, PLASTIC, FBGA-121
文件页数： 108/592页
文件大小： 5281K
代理商： S1D13A05F00A100
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Epson Research and Development
Vancouver Design Center
Errata No. X00Z-P-001-01
X00Z-P-001-01
Issue Date: 2002/08/22
Corrective Action:
There are two software solutions for this occurrence.
Disable USB Receiver before setting the EP4 FIFO Valid bit
The first solution involves disabling the USB receiver to avoid responding to an EP4 IN
packet. During the time the USB receiver is disabled the EP4 FIFO Valid bit is set.
When the local CPU is ready to send data on endpoint 4 the steps to follow are:
1. Disable the USB differential input receiver (REG[4040h] bit 6 = 0)
2. Wait a minimum of 1
s. If needed, delays may be added
3. Enable the EP4 FIFO Valid bit (REG[402Ch] bit 5 = 1)
4. Clear the EP4 Interrupt status bit (REG[4004h] bit 4 = 1)
5. Enable the USB differential input receiver (REG[4040h] bit 6 = 1)
Note
Steps 1 through 5 are time critical and must be performed in less than 6
s.
Note
To comply with “EP4 NAK Status not set correctly in USB Status register”, steps 3 and
4 must be completed within 5
s of each other. For further information on “EP4 NAK
Status not set correctly in USB Status register”, see the S1D13A0x Programming Notes
and Examples, document numbers X36A-G-003-xx, X37A-G-003-xx, and
X40A-G-003-xx.
EP4 FIFO Valid bit set after NAK and before the next IN token.
The second solution is to wait until immediately after the USB has responded to an IN
request with a NAK packet before setting the transmit FIFO valid bit. This solution is
recommended only for fast processors.
When the local CPU is ready to send data on endpoint 4, it must first detect that a NAK
packet has been sent. This is done by reading the EP4 Interrupt Status bit (REG[4004h] bit
4). If the EP4 FIFO Valid bit was not set, the EP4 Interrupt Status bit is set only if a NAK
packet has been sent. When the local CPU detects the NAK it must immediately set the EP4
FIFO Valid bit (before responding to the next IN token).
After filling the EP4 FIFO the steps to follow before setting the EP4 FIFO Valid bit are:
1. Clear the EP4 Interrupt Status bit (REG[4004h] bit 4)
2. Read the EP4 Interrupt Status bit (REG[4004h] bit 4) until it is set
3. Set the EP4 FIFO Valid bit (REG[402Ch] bit 5 = 1)
Note
The setting of the EP4 FIFO Valid bit is time critical. The EP4 FIFO Valid bit must be
set within 3
s after the EP4 Interrupt Status has been set internally by the S1D13A0x.
相关PDF资料
PDF描述
S1R72005F00A300 UNIVERSAL SERIAL BUS CONTROLLER, PQFP64
S1R72105F00A000 SCSI BUS CONTROLLER, PQFP100
S1R72803F00A100 1 CHANNEL(S), 400M bps, SERIAL COMM CONTROLLER, PQFP100
S1R72C05B08 UNIVERSAL SERIAL BUS CONTROLLER, PBGA121
S1R72C05B10 UNIVERSAL SERIAL BUS CONTROLLER, PBGA121
相关代理商/技术参数
参数描述
S1D13A05F00A200 制造商:Epson Electronics America Inc 功能描述:LCD DRVR 3V/3.3V/5V 80-Pin TQFP
S1D-13-F 功能描述:整流器 200V 1A RoHS:否 制造商:Vishay Semiconductors 产品:Standard Recovery Rectifiers 配置: 反向电压:100 V 正向电压下降: 恢复时间:1.2 us 正向连续电流:2 A 最大浪涌电流:35 A 反向电流 IR:5 uA 安装风格:SMD/SMT 封装 / 箱体:DO-221AC 封装:Reel
S1D13T03F10A100 制造商:Epson Electronics America Inc 功能描述:IC EPD CONTROLLER 64TQFP13 制造商:Epson Electronics America Inc 功能描述:EPD Controller Timing control
S1D13T04F10E100 制造商:Epson Electronics America Inc 功能描述:IC EPD CONTROLLER
S1D13U11F00A 功能描述:显示驱动器和控制器 USB -LCDC Controller RoHS:否 制造商:Panasonic Electronic Components 工作电源电压:2.7 V to 5.5 V 最大工作温度: 安装风格:SMD/SMT 封装 / 箱体:QFN-44 封装:Reel
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