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参数资料
| 型号： | S1D13A05F00A100 |
| 元件分类： | 显示控制器 |
| 英文描述： | 320 X 320 PIXELS CRT OR FLAT PNL GRPH DSPL CTLR, PBGA121 |
| 封装： | LEAD FREE, PLASTIC, FBGA-121 |
| 文件页数： | 433/592页 |
| 文件大小： | 5281K |
| 代理商： | S1D13A05F00A100 |
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Epson Research and Development
Page 11
Vancouver Design Center
Interfacing to the NEC VR4102 / VR4111 Microprocessors
S1D13A05
Issue Date: 02/01/21
X40A-G-007-01
3.2 Host Bus Interface Signals
The Host Bus Interface requires the following signals:
CLKI is a clock input which is required by the S1D13A05 Host Bus Interface as a
source for its internal bus and memory clocks. This clock is typically driven by the host
CPU system clock. For this example, BUSCLK from the NEC VR4102/4111 is used for
CLKI.
The address inputs AB[17:0], and the data bus DB[15:0], connect directly to the NEC
VR4102/4111 address bus (ADD[17:0]) and data bus (DAT[15:0]), respectively. CNF4
must be set to select little endian mode.
Chip Select (CS#) must be driven low by LCDCS# whenever the S1D13A05 is accessed
by the VR4102/4111.
M/R# (memory/register) selects between memory or register accesses. This signal is
generated by the external address decode circuitry. For this example, M/R# is connected
to address line ADD18, allowing system address ADD18 to select between memory or
register accesses.
WE1# connects to SHB# (the high byte enable signal from the NEC VR4102/4111)
which in conjunction with address bit 0 allows byte steering of read and write opera-
tions.
WE0# connects to WR# (the write enable signal from the NEC VR4102/4111) and must
be driven low when the VR4102/4111 is writing data to the S1D13A05.
RD# connects to RD# (the read enable signal from the NEC VR4102/4111) and must be
driven low when the VR4102/4111 is reading data from the S1D13A05.
WAIT# connects to LCDRDY and is a signal output from the S1D13A05 that indicates
the VR4102/VR4111 must wait until data is ready (read cycle) or accepted (write cycle)
on the host bus. Since VR4102/VR4111 accesses to the S1D13A05 may occur asyn-
chronously to the display update, it is possible that contention may occur in accessing
the S1D13A05 internal registers and/or display buffer. The WAIT# line resolves these
contentions by forcing the host to wait until the resource arbitration is complete.
The Bus Status (BS#) and Read/Write (RD/WR#) signals are not used in this implemen-
tation of the NEC VR4102/4111 interface using the Generic #2 Host Bus Interface.
These pins must be tied high (connected to IO VDD).
相关PDF资料 |
PDF描述 |
|---|---|
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相关代理商/技术参数 |
参数描述 |
|---|---|
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| S1D13T04F10E100 | 制造商:Epson Electronics America Inc 功能描述:IC EPD CONTROLLER |
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