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参数资料
型号： S1D13A05F00A100
元件分类： 显示控制器
英文描述： 320 X 320 PIXELS CRT OR FLAT PNL GRPH DSPL CTLR, PBGA121
封装： LEAD FREE, PLASTIC, FBGA-121
文件页数： 236/592页
文件大小： 5281K
代理商： S1D13A05F00A100
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Epson Research and Development
Vancouver Design Center
S1D13A05
Programming Notes and Examples
X40A-G-003-04
Issue Date: 2002/08/21
10.4.2 Write to EP4 FIFO Valid bit cleared by NAK
After the local CPU sets EP4 FIFO Valid (in Endpoint 4 FIFO Status Register,
REG[402Ch]), the S1D13A05 will erroneously clear the EP4 valid bit if the S1D13A05 is
concurrently sending a NAK handshake in response to a previous IN token to EP4.
Work Around
The work-around is in the ‘EP4 Packet Transmitted’ interrupt routine. It requires the
interrupt routine to know whether the recently queued packet was a zero-length packet or
not, so that must be stored as a bit when the packet was loaded into the FIFO. On entry to
the ‘EP4 Packet Transmitted’ interrupt routine:
For a non-zero-length Packet
Check the FIFO count. If it is non-zero, this error occurred. In that case, set FIFO Valid
again, clear the interrupt status bit, and exit the interrupt routine.
For a zero-length Packet
Check the Software EOT bit (in Control Register, REG[4000h]). If it is set, the FIFO Valid
write failed. In that case, set FIFO Valid again, clear the interrupt status bit, and exit the
interrupt routine
10.4.3 EP3 Interrupt Status bit set by NAKs
When receiving Bulk OUT packets from a Host PC, the S1D13A05 “Endpoint 3 Interrupt
Status” interrupt typically is used to notify the peripheral firmware that a packet has been
received. This bit also serves as the “Receive FIFO Valid” bit, so additional packets
addressed to Endpoint 3 are NAKed until this status bit is cleared. Once cleared, however,
it may become set by another packet which is NAKed by the S1D13A05, causing the
Receive FIFO to become “Valid” again. The Host PC may immediately attempt to re-
transmit the NAKed packet. The firmware should be written to prevent a cycle in which the
FIFO is “Valid” each time that the Host PC sends an OUT packet.
The following rules govern the S1D13A05’s behavior regarding packets received on
Endpoint 3:
Rule A. At the end of a received OUT token to EP3 (and before the data is received), the
S1D13A05 decides to NAK the packet if the “EP3 Interrupt Status” bit is set, and will
therefore throw away data received.
Rule B. At the end of a received packet (including one which is NAKed), the S1D13A05
sets the “EP3 Interrupt Status” bit.
Rule C. Local firmware should clear the “EP3 Interrupt Status” bit after reading all bytes
out of the EP3 Receive FIFO.
相关PDF资料
PDF描述
S1R72005F00A300 UNIVERSAL SERIAL BUS CONTROLLER, PQFP64
S1R72105F00A000 SCSI BUS CONTROLLER, PQFP100
S1R72803F00A100 1 CHANNEL(S), 400M bps, SERIAL COMM CONTROLLER, PQFP100
S1R72C05B08 UNIVERSAL SERIAL BUS CONTROLLER, PBGA121
S1R72C05B10 UNIVERSAL SERIAL BUS CONTROLLER, PBGA121
相关代理商/技术参数
参数描述
S1D13A05F00A200 制造商:Epson Electronics America Inc 功能描述:LCD DRVR 3V/3.3V/5V 80-Pin TQFP
S1D-13-F 功能描述:整流器 200V 1A RoHS:否 制造商:Vishay Semiconductors 产品:Standard Recovery Rectifiers 配置: 反向电压:100 V 正向电压下降: 恢复时间:1.2 us 正向连续电流:2 A 最大浪涌电流:35 A 反向电流 IR:5 uA 安装风格:SMD/SMT 封装 / 箱体:DO-221AC 封装:Reel
S1D13T03F10A100 制造商:Epson Electronics America Inc 功能描述:IC EPD CONTROLLER 64TQFP13 制造商:Epson Electronics America Inc 功能描述:EPD Controller Timing control
S1D13T04F10E100 制造商:Epson Electronics America Inc 功能描述:IC EPD CONTROLLER
S1D13U11F00A 功能描述:显示驱动器和控制器 USB -LCDC Controller RoHS:否 制造商:Panasonic Electronic Components 工作电源电压:2.7 V to 5.5 V 最大工作温度: 安装风格:SMD/SMT 封装 / 箱体:QFN-44 封装:Reel
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