参数资料
型号: S3C72N5XX-QW
元件分类: 微控制器/微处理器
英文描述: 4-BIT, MROM, 6 MHz, MICROCONTROLLER, PQFP80
封装: 14 X 20 MM, QFP-80
文件页数: 7/215页
文件大小: 1419K
代理商: S3C72N5XX-QW
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POWER-DOWN
S3C72N8/P72N8/C72N5/P72N5
8-2
Table 8-1. Hardware Operation During Power-Down Modes
Mode
Main Stop
Sub Stop
Main/Sub Stop
Idle
System clock
Main clock (fx)
Sub clock (fxt)
Main clock (fx) (1)
Main (fx) or sub clock
(fxt)
Instruction
STOP
Setting SCMOD.2 to
"1"
STOP
IDLE
Clock oscillator
Main clock oscillation
stops
Sub clock oscillation
stops
Main clock oscillation
stops
Only CPU clock
stops. (2)
Basic timer
Basic timer stops.
Basic timer operates.
Serial I/O
interface
operates only if
external SCK is
selected as serial
clock
operates only if
external SCK is
selected as serial
clock
operates only if
external SCK is
selected as serial
clock
operates only if a
clock other than the
CPU clock is selected
as the serial clock.
Timer/counter 0
Operates only if
TCL0 is selected as
counter clock.
Operates only if
TCL0 is selected as
counter clock.
Operates only if
TCL0 is selected as
counter clock.
Timer/counter 0
operates.
Watch timer
Operates only if sub
clock (fxt) is selected
as counter clock.
Watch timer stops.
Watch timer
operates.
LCD controller
Operates only if sub
clock (fxt) is selected
as LCD clock,
LCDCK.
LCD controller stops.
LCD controller
operates.
External
interrupts
INT1 and INT2 are
acknowledged; INT0
is not serviced.
INT0, INT1, and INT2
is not serviced.
INT1 and INT2 are
acknowledged; INT0
is not serviced.
INT1 and INT2 are
acknowledged; INT0
is not serviced.
CPU
All CPU operations are disabled.
Mode release
signal
Interrupt request
signals (except INT0)
pre-enabled by IEx or
RESET input.
Only RESET input
Interrupt request signals (except INT0)
pre-enabled by IEx or RESET input.
NOTES:
1.
Sub clock stops by setting SCMOD.2 to "1".
2.
Main and sub clock oscillation continues.
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