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参数资料
| 型号： | SPAKD56366PV120 |
| 厂商： | MOTOROLA INC |
| 元件分类： | 数字信号处理 |
| 英文描述： | 24-BIT, 120 MHz, OTHER DSP, PQFP144 |
| 封装： | TQFP-144 |
| 文件页数： | 105/147页 |
| 文件大小： | 2156K |
| 代理商： | SPAKD56366PV120 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页当前第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页
2-30
DSP56366 Advance Information
MOTOROLA
Specifications
External Memory Expansion Port (Port A)
189
CAS assertion to RAS assertion
(refresh)
tCSR
0.5
× TC 4.0
21.0
—
12.7
—
ns
190
RAS deassertion to CAS assertion
(refresh)
tRPC
1.25
× TC 4.0
58.5
—
37.7
—
ns
191
RD assertion to RAS deassertion
tROH
4.5
× TC 4.0
221.0
—
146.0
—
ns
192
RD assertion to data valid
tGA
4
× TC 7.5
—
192.5
—
125.8
ns
193
RD deassertion to data not valid3
tGZ
0.0
—
0.0
—
ns
194
WR assertion to data active
0.75
× TC 0.3
37.2
—
24.7
—
ns
195
WR deassertion to data high
impedance
0.25
× TC
—
12.5
—
8.3
ns
Notes:
1.
The number of wait states for out of page access is specified in the DCR.
2.
The refresh period is specified in the DCR.
3.
RD deassertion will always occur after CAS deassertion; therefore, the restricted timing is tOFF and not tGZ.
4.
Reduced DSP clock speed allows use of DRAM out-of-page access with four Wait states (See
Figure 2-17.).
Table 2-14 DRAM Out-of-Page and Refresh Timings, Eight Wait States1, 2
No.
Characteristics4
Symbol
Expression3
66 MHz
80 MHz
Unit
Min
Max
Min
Max
157 Random read or write cycle time
tRC
9
× TC
136.4
—
112.5
—
ns
158 RAS assertion to data valid (read)
tRAC
4.75
× TC 7.5
—
64.5
—
ns
4.75
× TC 6.5
—
52.9
ns
159 CAS assertion to data valid (read)
tCAC
2.25
× TC 7.5
—
26.6
—
ns
2.25
× TC 6.5
—
21.6
ns
160 Column address valid to data valid
(read)
tAA
3
× TC 7.5
—
40.0
—
ns
3
× TC 6.5
—
31.0
ns
161 CAS deassertion to data not valid
(read hold time)
tOFF
0.0—0.0
—
ns
162 RAS deassertion to RAS assertion
tRP
3.25
× TC 4.0
45.2
—
36.6
—
ns
163 RAS assertion pulse width
tRAS
5.75
× TC 4.0
83.1
—
67.9
—
ns
164 CAS assertion to RAS deassertion
tRSH
3.25
× TC 4.0
45.2
—
36.6
—
ns
165 RAS assertion to CAS deassertion
tCSH
4.75
× TC 4.0
68.0
—
55.5
—
ns
166 CAS assertion pulse width
tCAS
2.25
× TC 4.0
30.1
—
24.1
—
ns
167 RAS assertion to CAS assertion
tRCD
2.5
× TC ± 2
35.9
39.9
29.3
33.3
ns
168 RAS assertion to column address
valid
tRAD
1.75
× TC ± 2
24.5
28.5
19.9
23.9
ns
Table 2-13 DRAM Out-of-Page and Refresh Timings, Four Wait States1, 2 (Continued)
No.
Characteristics3
Symbol
Expression
20 MHz4
30 MHz4
Unit
Min
Max
Min
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