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参数资料
| 型号： | SPAKD56366PV120 |
| 厂商： | MOTOROLA INC |
| 元件分类： | 数字信号处理 |
| 英文描述： | 24-BIT, 120 MHz, OTHER DSP, PQFP144 |
| 封装： | TQFP-144 |
| 文件页数： | 81/147页 |
| 文件大小： | 2156K |
| 代理商： | SPAKD56366PV120 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页当前第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页
Specifications
Reset, Stop, Mode Select, and Interrupt Timing
MOTOROLA
DSP56366 Advance Information
2-9
RESET, STOP, MODE SELECT, AND INTERRUPT TIMING
Table 2-7 Reset, Stop, Mode Select, and Interrupt Timing6
No.
Characteristics
Expression
Min
Max
Unit
8
Delay from RESET assertion to all pins at reset value3
—
26.0
ns
9
Required RESET duration4
Power on, external clock generator, PLL disabled
50
× ETC
416.7
—
ns
Power on, external clock generator, PLL enabled
1000
× ETC
8.3
—
s
During normal operation
2.5
× TC
20.8
—
ns
10
Delay from asynchronous RESET deassertion to first
external address output (internal reset deassertion)5
Minimum
3.25
× TC + 2.0
29.1
—
ns
Maximum
20.25 TC + 7.50
—
176.2
ns
13
Mode select setup time
30.0
—
ns
14
Mode select hold time
0.0
—
ns
15
Minimum edge-triggered interrupt request assertion width
5.5
—
ns
16
Minimum edge-triggered interrupt request deassertion
width
5.5
—
ns
17
Delay from IRQA, IRQB, IRQC, IRQD, NMI assertion to
external memory access address out valid
Caused by first interrupt instruction fetch
4.25
× TC + 2.0
37.4
—
ns
Caused by first interrupt instruction execution
7.25
× TC + 2.0
62.4
—
ns
18
Delay from IRQA, IRQB, IRQC, IRQD, NMI assertion to
general-purpose transfer output valid caused by first
interrupt instruction execution
10
× TC + 5.0
88.3
—
ns
19
Delay from address output valid caused by first interrupt
instruction execute to interrupt request deassertion for
level sensitive fast interrupts1
3.75
× TC + WS × TC – 10.94
—
Note 7
ns
20
Delay from RD assertion to interrupt request deassertion
for level sensitive fast interrupts1
3.25
× TC + WS × TC – 10.94
—
Note 7
ns
21
Delay from WR assertion to interrupt request deassertion
for level sensitive fast interrupts1
ns
DRAM for all WS
(WS + 3.5)
× TC – 10.94
—
Note 7
SRAM WS = 1
(WS + 3.5)
× TC – 10.94
—
Note 7
SRAM WS = 2, 3
(WS + 3)
× TC – 10.94
—
Note 7
SRAM WS
≥ 4
(WS + 2.5)
× TC – 10.94
—
Note 7
24
Duration for IRQA assertion to recover from Stop state
4.9
—
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