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参数资料
| 型号： | SPAKD56366PV120 |
| 厂商： | MOTOROLA INC |
| 元件分类： | 数字信号处理 |
| 英文描述： | 24-BIT, 120 MHz, OTHER DSP, PQFP144 |
| 封装： | TQFP-144 |
| 文件页数： | 108/147页 |
| 文件大小： | 2156K |
| 代理商： | SPAKD56366PV120 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页当前第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页
Specifications
External Memory Expansion Port (Port A)
MOTOROLA
DSP56366 Advance Information
2-33
Table 2-15 DRAM Out-of-Page and Refresh Timings, Eleven Wait States1, 2
No.
Characteristics4
Symbol
Expression3
Min
Max
Unit
157 Random read or write cycle time
tRC
12
× TC
120.0
—
ns
158 RAS assertion to data valid (read)
tRAC
6.25
× TC 7.0
—
55.5
ns
159 CAS assertion to data valid (read)
tCAC
3.75
× TC 7.0
—
30.5
ns
160 Column address valid to data valid (read)
tAA
4.5
× TC 7.0
—
38.0
ns
161 CAS deassertion to data not valid (read hold time)
tOFF
0.0
—
ns
162 RAS deassertion to RAS assertion
tRP
4.25
× TC 4.0
38.5
—
ns
163 RAS assertion pulse width
tRAS
7.75
× TC 4.0
73.5
—
ns
164 CAS assertion to RAS deassertion
tRSH
5.25
× TC 4.0
48.5
—
ns
165 RAS assertion to CAS deassertion
tCSH
6.25
× TC 4.0
58.5
—
ns
166 CAS assertion pulse width
tCAS
3.75
× TC 4.0
33.5
—
ns
167 RAS assertion to CAS assertion
tRCD
2.5
× TC ± 4.0
21.0
29.0
ns
168 RAS assertion to column address valid
tRAD
1.75
× TC ± 4.0
13.5
21.5
ns
169 CAS deassertion to RAS assertion
tCRP
5.75
× TC 4.0
53.5
—
ns
170 CAS deassertion pulse width
tCP
4.25
× TC 4.0
38.5
—
ns
171 Row address valid to RAS assertion
tASR
4.25
× TC 4.0
38.5
—
ns
172 RAS assertion to row address not valid
tRAH
1.75
× TC 4.0
13.5
—
ns
173 Column address valid to CAS assertion
tASC
0.75
× TC 4.0
3.5
—
ns
174 CAS assertion to column address not valid
tCAH
5.25
× TC 4.0
48.5
—
ns
175 RAS assertion to column address not valid
tAR
7.75
× TC 4.0
73.5
—
ns
176 Column address valid to RAS deassertion
tRAL
6
× TC 4.0
56.0
—
ns
177 WR deassertion to CAS assertion
tRCS
3.0
× TC 4.0
26.0
—
ns
178 CAS deassertion to WR5 assertion
tRCH
1.75
× TC 4.0
13.5
—
ns
179 RAS deassertion to WR5 assertion
tRRH
0.25
× TC 2.0
0.5
—
ns
180 CAS assertion to WR deassertion
tWCH
5
× TC 4.2
45.8
—
ns
181 RAS assertion to WR deassertion
tWCR
7.5
× TC 4.2
70.8
—
ns
182 WR assertion pulse width
tWP
11.5
× TC 4.5
110.5
—
ns
183 WR assertion to RAS deassertion
tRWL
11.75
× TC 4.3
113.2
—
ns
184 WR assertion to CAS deassertion
tCWL
10.25
× TC 4.3
103.2
—
ns
185 Data valid to CAS assertion (write)
tDS
5.75
× TC 4.0
53.5
—
ns
186 CAS assertion to data not valid (write)
tDH
5.25
× TC 4.0
48.5
—
ns
187 RAS assertion to data not valid (write)
tDHR
7.75
× TC 4.0
73.5
—
ns
188 WR assertion to CAS assertion
tWCS
6.5
× TC 4.3
60.7
—
ns
189 CAS assertion to RAS assertion (refresh)
tCSR
1.5
× TC 4.0
11.0
—
ns
190 RAS deassertion to CAS assertion (refresh)
tRPC
2.75
× TC 4.0
23.5
—
ns
191 RD assertion to RAS deassertion
tROH
11.5
× TC 4.0
111.0
—
ns
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