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参数资料
| 型号： | ST10F273M-4QR3 |
| 厂商： | STMICROELECTRONICS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 16-BIT, FLASH, 64 MHz, MICROCONTROLLER, PQFP144 |
| 封装： | 28 X 28 MM, 3.40 MM HEIGHT, 0.65 MM PITCH, PLASTIC, QFP-144 |
| 文件页数： | 81/182页 |
| 文件大小： | 3222K |
| 代理商： | ST10F273M-4QR3 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页当前第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页
ST10F273M
Electrical characteristics
171/182
Figure 59.
CLKOUT and READY
1.
Cycle as programmed, including MCTC wait states (Example shows 0 MCTC WS).
2.
The leading edge of the respective command depends on RW-delay.
3.
READY sampled HIGH at this sampling point generates a READY controlled wait state, READY sampled
LOW at this sampling point terminates the currently running bus cycle.
4.
READY may be deactivated in response to the trailing (rising) edge of the corresponding command (RD or
WR).
5.
If the Asynchronous READY signal does not fulfill the indicated setup and hold times with respect to
CLKOUT (for example, because CLKOUT is not enabled), it must fulfill t37 in order to be safely
synchronized. This is guaranteed, if READY is removed in response to the command (see Note 4).
6.
Multiplexed bus modes have a MUX wait state added after a bus cycle, and an additional MTTC wait state
may be inserted here.
For a multiplexed bus with MTTC wait state this delay is two CLKOUT cycles, for a demultiplexed bus
without MTTC wait state this delay is zero.
7.
The next external bus cycle may start here.
24.8.19
External bus arbitration
VDD = 5V ± 10%, VSS = 0V, TA = -40 to +125°C, CL = 50pF
t30
t34
t35
t36
t35
t36
t58
t59
t58
t59
wait state
READY
MUX / Tri-state(6)
t32
t33
t29
Running cycle(1)
t31
t37
(3)
(5)
t60 (4)
(6)
(2)
(7)
(3)
CLKOUT
ALE
RD, WR
Synchronous
Asynchronous
READY
Table 74.
External bus arbitration timings
Symbol
Parameter
fCPU = 40 MHz
TCL = 12.5ns
Variable CPU clock
1/2 TCL = 1 to 40 MHz
Unit
Min
Max
Min
Max
t61 SR HOLD input setup time to CLKOUT
18.5
–
18.5
–
ns
t62 CC
CLKOUT to HLDA high
or BREQ low delay
–
12.5
–
12.5
ns
t63 CC
CLKOUT to HLDA low
or BREQ high delay
–
12.5
–
12.5
ns
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