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参数资料
| 型号： | ST10F273M-4QR3 |
| 厂商： | STMICROELECTRONICS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 16-BIT, FLASH, 64 MHz, MICROCONTROLLER, PQFP144 |
| 封装： | 28 X 28 MM, 3.40 MM HEIGHT, 0.65 MM PITCH, PLASTIC, QFP-144 |
| 文件页数： | 9/182页 |
| 文件大小： | 3222K |
| 代理商： | ST10F273M-4QR3 |
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System reset
ST10F273M
106/182
The start-up configurations and some system features are selected on reset sequences as
described in Table 44 and Figure 36.
Table 44 describes the system configuration latched on PORT0 in the six different reset
modes. Figure 36 summarizes the state of bits of PORT0 latched in RP0H, SYSCON,
BUSCON0 registers.
Software Reset(2)
x
0
N
Synch.
Not activated
0
1
0
x
0
N
Synch.
Not activated
0
1
0
1
Y
Synch.
Not activated
0
1
0
1
Y
Synch.
Activated by internal logic for 1024 TCL
0
1
0
Watchdog Reset(2)
x
0
N
Synch.
Not activated
0
1
x
0
N
Synch.
Not activated
0
1
0
1
Y
Synch.
Not activated
0
1
Y
Synch.
Activated by internal logic for 1024 TCL
0
1
1. It can degenerate into a Long Hardware Reset and consequently differently flagged (see Section 20.3 for
details).
2. When Bidirectional is active (and with RPD = 0), it can be followed by a Short Hardware Reset and
consequently differently flagged (see Section 20.6 for details).
Table 43.
Reset event (continued)
Event
RPD
EA
Bidir
Sync
h.
Asy
n
c
h
.
RSTIN
WDTCON flags
Min
Max
PONR
LHW
R
SHWR
SWR
WD
TR
Table 44.
PORT0 latched configuration for the different reset events
X: Pin is sampled
-: Pin is not sampled
PORT0
Cl
oc
k
op
tio
n
s
Segment
a
d
dr
ess
lines
Chip
selects
W
R
c
o
n
fig
ur
atio
n
Bus
type
R
eser
v
e
d
BSL
R
eser
v
e
d
R
eser
v
e
d
Ada
p
tmode
Em
u
mode
Sample event
P0H.7
P0H.6
P0H.5
P0H.4
P0H.3
P0H.2
P0H.1
P0H.0
P0L.7
P0L.6
P0L.5
P0L.4
P0L.3
P0L.2
P0L.1
P0L.0
Software Reset
-
XX
XXX
XX
-
Watchdog Reset
-
XX
XXX
XX
-
Synchronous Short Hardware Reset
-
X
Synchronous Long Hardware Reset
XXX
XX
XXX
XX
XXX
XX
X
Asynchronous Hardware Reset
XXX
XX
XXX
XX
XXX
XX
X
Asynchronous Power-On Reset
XXX
XX
XXX
XX
XXX
XX
X
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