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参数资料
| 型号： | ST10F276Z5Q3 |
| 厂商： | STMICROELECTRONICS |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 16-BIT, MROM, 64 MHz, RISC MICROCONTROLLER, PQFP144 |
| 封装： | 28 X 28 MM, 3.40 MM HEIGHT, PLASTIC, QFP-144 |
| 文件页数： | 81/239页 |
| 文件大小： | 2271K |
| 代理商： | ST10F276Z5Q3 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页当前第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页第201页第202页第203页第204页第205页第206页第207页第208页第209页第210页第211页第212页第213页第214页第215页第216页第217页第218页第219页第220页第221页第222页第223页第224页第225页第226页第227页第228页第229页第230页第231页第232页第233页第234页第235页第236页第237页第238页第239页
ST10F276Z5
Register set
171/239
BUSCON4 (FF1Ah / 8Dh)
SFR
Reset value: 0000h
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
CSWEN4 CSREN4 RDYPOL4 RDYEN4
-
BUSACT4 ALECTL4
-
BTYP
MTTC4 RWDC4
MCTC
RW
Table 80.
BUSCON4 description
Bit
Function
MCTC
Memory cycle time control (number of memory cycle time wait-states)
’0000’: 15 wait-states (Number of wait-states = 15 - [MCTC]).
. . .
’1111’: No wait-states.
RWDCx
Read/Write delay control for BUSCONx
‘0’: With read/write delay, the CPU inserts 1 TCL after falling edge of ALE.
‘1’: No read/write delay, RW is activated after falling edge of ALE.
MTTCx
Memory tri-state time control
‘0’: 1 wait-state.
‘1’: No wait-state.
BTYP(1)
1.
BTYP (bit 6 and 7) is set according to the configuration of the bit l6 and l7 of PORT0 latched at the end of
the reset sequence.
External bus configuration
’00’: 8-bit Demultiplexed Bus
’01’: 8-bit Multiplexed Bus
’10’: 16-bit Demultiplexed Bus
’11’: 16-bit Multiplexed Bus
Note: For BUSCON0 BTYP is defined via PORT0 during reset.
ALECTLx
ALE lengthening control
‘0’: Normal ALE signal.
‘1’: Lengthened ALE signal.
BUSACTx
Bus active control
‘0’: External bus disabled.
‘1’: External bus enabled (within the respective address window, see ADDRSEL).
RDYENx
Ready input enable
‘0’: External bus cycle is controlled by bit field MCTC only.
‘1’: External bus cycle is controlled by the READY input signal.
RDYPOLx
Ready active level control
‘0’: Active level on the READY pin is low, bus cycle terminates with a ‘0’ on READY
pin.
‘1’: Active level on the READY pin is high, bus cycle terminates with a ‘1’ on
READY pin.
CSRENx
Read chip select enable
‘0’: The CS signal is independent of the read command (RD).
‘1’: The CS signal is generated for the duration of the read command.
CSWENx
Write chip select enable
‘0’: The CS signal is independent of the write command (WR, WRL, WRH).
‘1’: The CS signal is generated for the duration of the write command.
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PDF描述 |
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