参数资料
| 型号： | SW-QUARTUS-SE-FIX |
| 厂商： | Altera |
| 文件页数： | 52/136页 |
| 文件大小： | 0K |
| 描述： | QUARTUS II ANNUAL SUBSCRIPTION |
| 应用说明： | Software Licensing App Note |
| 产品培训模块： | Quartus II Design Software |
| 标准包装： | 1 |
| 类型： | 设计软件 |
| 适用于相关产品： | Altera 设备 |
| 产品目录页面： | 605 (CN2011-ZH PDF) |
| 其它名称： | 544-1247 FIXEDPC |
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C HAPTER 3: S YNTHESIS
U SING Q UARTUS II V ERILOG HDL & VHDL I NTEGRATED S YNTHESIS
The Quartus II logic options that are available on the Analysis & Synthesis
Settings page allow you to specify that the Compiler should optimize for
speed or area, or perform a “balanced” optimization, which attempts to
achieve the best combination of speed and area. It also provides other
options, such as options that control timing-driven synthesis, the logic level
for power-up, and the removal of duplicate or redundant logic.
f
For Information About
Verilog HDL constructs supported in
the Quartus II software
VHDL constructs supported in the
Quartus II software
Using Quartus II Integrated Synthesis
Using Quartus II logic options to
control synthesis
Creating a logic option assignment
Using Quartus II synthesis options and
logic options that affect synthesis
Refer To
“Quartus II Verilog HDL Support” in
Quartus II Help
“Quartus II VHDL Support” in Quartus II
Help
Quartus II Integrated Synthesis chapter in
volume 1 of the Quartus II Handbook
“Working With Assignments in the
Assignment Editor” and “Specifying Default
Logic Options and Parameters” in Quartus II
Help
“Module 3: Compile a Design” in the
Quartus II Interactive Tutorial
Quartus II Integrated Synthesis chapter in
volume 1 of the Quartus II Handbook
Using Quartus II Synthesis Netlist
Optimization Options
Quartus II synthesis optimization options allow you to optimize the netlist
during synthesis for many of the Altera device families. These optimization
options are additional to the optimization that occurs during a standard
compilation, and occur during the Analysis & Synthesis stage of a full
that are generally beneficial for area and speed. The Physical Synthesis
Optimizations page in the Settings dialog box allows you to specify netlist
optimization options.
For more information about synthesis netlist optimization, refer to “Using
Netlist Optimizations to Achieve Timing Closure” on page 142 in Chapter
10, “Timing Closure.”
A LTERA C ORPORATION
I NTRODUCTION TO THE Q UARTUS II S OFTWARE
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相关PDF资料 |
PDF描述 |
|---|---|
| SW-QUARTUS-SE-FLT | SUBSCRIPTION FLOATALL REPL |
| SW006012 | C COMPILER FOR DSPIC30F FAMILY |
| SW006013 | C COMPILER MPLAB FOR DSPIC DSC |
| SW006015 | C COMPILER MPLAB C32 |
| SW300003-EVAL | LIBRARY SOFT MODEM-EVAL ONLY |
相关代理商/技术参数 |
参数描述 |
|---|---|
| SW-QUARTUS-SE-FLT | 功能描述:开发软件 FLOATING LICENSE FOR QUARTUS II RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| SWR | 制造商:RUBYCON 制造商全称:RUBYCON CORPORATION 功能描述:METALLIZED POLYESTER FILM CAPACITORS |
| SWR-1 | 制造商:Sunhayato 功能描述: |
| SWR100MD | 功能描述:基准电压& 基准电流 Sine Wave Ref. Custom RoHS:否 制造商:STMicroelectronics 产品:Voltage References 拓扑结构:Shunt References 参考类型:Programmable 输出电压:1.24 V to 18 V 初始准确度:0.25 % 平均温度系数（典型值）:100 PPM / C 串联 VREF - 输入电压（最大值）: 串联 VREF - 输入电压（最小值）: 分流电流（最大值）:60 mA 最大工作温度:+ 125 C 封装 / 箱体:SOT-23-3L 封装:Reel |
| SWR-10-12 | 制造商:Raxxess 功能描述:Wall Mount 10RU Hinged Rack with 12" Usable Depth |
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