参数资料
| 型号： | SW-QUARTUS-SE-FIX |
| 厂商： | Altera |
| 文件页数： | 85/136页 |
| 文件大小： | 0K |
| 描述： | QUARTUS II ANNUAL SUBSCRIPTION |
| 应用说明： | Software Licensing App Note |
| 产品培训模块： | Quartus II Design Software |
| 标准包装： | 1 |
| 类型： | 设计软件 |
| 适用于相关产品： | Altera 设备 |
| 产品目录页面： | 605 (CN2011-ZH PDF) |
| 其它名称： | 544-1247 FIXEDPC |
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C HAPTER 5: T IMING A NALYSIS AND D ESIGN O PTIMIZATION
T IMING C LOSURE
These options can be applied regardless of the synthesis tool used.
Depending on your design, some options may have more of an effect than
others.
You can specify synthesis and physical synthesis netlist optimizations in the
Analysis & Synthesis Settings page and Physical Synthesis Optimizations
page of the Settings dialog box.
Netlist optimizations for synthesis include the following options:
■
■
■
Timing-Driven Synthesis —Directs the Quartus II software to
synthesize your design as directed by timing analysis results from a
previous compilation, where possible.
Perform WYSIWYG primitive resynthesis —Directs the Quartus II
software to unmap WYSIWYG primitives during synthesis. When this
option is turned on, the Quartus II software unmaps the logic elements
in an atom netlist to gates, and remaps the gates to Altera LCELL
primitives. This option allows the Quartus II software to use techniques
specific to a device architecture during the remapping process and uses
the optimization technique ( Speed , Balanced , or Area ).
Perform register retiming —Allows registers to be moved across
combinational logic to balance timing, but does not change the
functionality of the current design. This option moves registers across
combinational gates only, and not across user-instantiated logic cells,
memory blocks, DSP blocks, or carry or cascade chains, and has the
ability to move registers from the inputs of a combinational logic block
to the block’s output, potentially combining the registers. It can also
create multiple registers at the input of a combinational logic block
from a register at the output of a combinational logic block.
Netlist optimizations for physical synthesis and fitting include the following
groups of options:
■
■
Optimize for performance (physical synthesis) —Options to perform
physical synthesis optimizations on combinational logic, and to
perform register retiming, during fitting.
Effort level —Specifies the level of effort used by the Quartus II
software when performing physical synthesis ( Normal , Extra , and
Fast ).
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■
I NTRODUCTION TO THE Q UARTUS II S OFTWARE
A LTERA C ORPORATION
相关PDF资料 |
PDF描述 |
|---|---|
| SW-QUARTUS-SE-FLT | SUBSCRIPTION FLOATALL REPL |
| SW006012 | C COMPILER FOR DSPIC30F FAMILY |
| SW006013 | C COMPILER MPLAB FOR DSPIC DSC |
| SW006015 | C COMPILER MPLAB C32 |
| SW300003-EVAL | LIBRARY SOFT MODEM-EVAL ONLY |
相关代理商/技术参数 |
参数描述 |
|---|---|
| SW-QUARTUS-SE-FLT | 功能描述:开发软件 FLOATING LICENSE FOR QUARTUS II RoHS:否 制造商:Atollic Inc. 产品:Compilers/Debuggers 用于:ARM7, ARM9, Cortex-A, Cortex-M, Cortex-R Processors |
| SWR | 制造商:RUBYCON 制造商全称:RUBYCON CORPORATION 功能描述:METALLIZED POLYESTER FILM CAPACITORS |
| SWR-1 | 制造商:Sunhayato 功能描述: |
| SWR100MD | 功能描述:基准电压& 基准电流 Sine Wave Ref. Custom RoHS:否 制造商:STMicroelectronics 产品:Voltage References 拓扑结构:Shunt References 参考类型:Programmable 输出电压:1.24 V to 18 V 初始准确度:0.25 % 平均温度系数（典型值）:100 PPM / C 串联 VREF - 输入电压（最大值）: 串联 VREF - 输入电压（最小值）: 分流电流（最大值）:60 mA 最大工作温度:+ 125 C 封装 / 箱体:SOT-23-3L 封装:Reel |
| SWR-10-12 | 制造商:Raxxess 功能描述:Wall Mount 10RU Hinged Rack with 12" Usable Depth |
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