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参数资料
| 型号： | TMPR3922AU |
| 元件分类： | 32位微控制器 |
| 英文描述： | 32-Bit Microprocessor |
| 中文描述： | 32位微处理器 |
| 文件页数： | 134/230页 |
| 文件大小： | 1451K |
| 代理商： | TMPR3922AU |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页当前第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页第201页第202页第203页第204页第205页第206页第207页第208页第209页第210页第211页第212页第213页第214页第215页第216页第217页第218页第219页第220页第221页第222页第223页第224页第225页第226页第227页第228页第229页第230页
TOSHIBA
TMPR3904F Rev. 2.0
126
26
10.3.3 Channel status register (CSRn)
0
31
16
15
0
: Type
: Initial
Value
: Type
: Initial
Value
00
Conf
BED
BES
NCC
AbC
NC
Act
0
R
R/W
R/W
R/W
R
R
R
0
0
0
0
0
0
0
BSW
R/W
000
2
3
17
18
19
20
21
22
23
Bit
31
Mnemonic
Act
Name of Field
Channel
active
Description
Channel Active
Indicates that the channel is in the wait status.
1: Channel is in the wait status.
0: Channel is not in the wait status.
Normal Completion
Indicates that the channel operation has completed
normally. If interrupts at the time of a normal completion
are permitted in the CCR register, the DMAC requests an
interrupt when the NC bit becomes 1.
In the continue mode, the NC bit never becomes 1.
By writing “0” in the NC bit, it is cleared to 0. When an
interrupt has been requested by a normal completion, the
interrupt request shall be withdrawn when the NC bit
becomes 0.
If the Str bit is attempted to be set to 1 when the NC bit is
1, an error occurs. Please clear the NC bit to 0 when
starting the next transfer.
The writing-in of “1” shall be ignored.
1: Channel operation has completed normally.
0: Channel operation has not completed normally.
23
NC
Normal
completion
Fig. 10-8 Channel Status Registers (CSRn) (1/3)
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