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参数资料
| 型号： | TMPR3922AU |
| 元件分类： | 32位微控制器 |
| 英文描述： | 32-Bit Microprocessor |
| 中文描述： | 32位微处理器 |
| 文件页数： | 173/230页 |
| 文件大小： | 1451K |
| 代理商： | TMPR3922AU |
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TOSHIBA
TMPR3904F Rev. 2.0
165
11.3.2
Interrupt detection
The active status of an interrupt by the INT[7:0] can be set up in the EIM field of the CConR.
There are the high level, low level, rising edge, and falling edge in the active status. The
TX3904 interrupt detection circuit notifies of an interrupt request to the TX39 Processor Core or
the IRC when it has acknowledged the set up status.
Negating of an interrupt signal should be done in the interrupt handler after confirming the
interrupt source. When the active status is set up at the high level or the low level, operate for
the external circuit that is asserting the INTn signal to deassert it. When the active status is set
up at the rising edge or the falling edge, negate the interrupt by writing in the value that supports
the ElClr of the CConR.
11.3.3 Interrupt priority arbitration process
This section describes the Numbers 0-15 interrupts that are arbitrated by the IRC.
16 interrupt sources
Arbitrates interrupt requests of the nine internal sources and seven external sources.
Seven interrupt levels
Has seven levels of priority and can set up the priority for each interrupt source.
The interrupt level is set up in the interrupt level register. There is a 3-bit level set-up field for
each interrupt source. The greater the value (the interrupt level) in this field is, the higher the
priority is. When the value is 000 (the interrupt level 0), the interrupt by the source does not
occur.
Interrupt mask
Other than setting-up 000 to the interrupt level, masking by the interrupt mask register is also
possible. If the interrupt level is equal to or less than the value that is set up in the interrupt
mask register, the interrupt shall be masked and shall not be informed to the TX39.
Interrupt source notice
When an interrupt occurs, the IRC informs the TX39 Processor Core of the of the interrupt
number. The TX39 Processor Core can know the interrupt source by reading-out the value in
the IP field of the cause register. When an interrupt from among the Numbers 0-15, the IP[4] is
set to 1, and at the same time, the interrupt number is indicated in IP[3:0].
When multiple interrupts (of the same level) are occurring simultaneously, the source with the
greater source number is informed. Interrupt requests by the INT[0] are informed to the TX39
without going through the IRC so that an interrupt by the INT[0] and another interrupt issue
requests simultaneously. In such a case, implement a priority process by the software.
When once the IRC informs the TX39 of the interrupt source, the interrupt number to be
informed does not change until the process for the interrupt completes (until the corresponding
interrupt status bit becomes 1). When the process has completed, the interrupt number with the
highest priority at that point shall be informed.
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