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参数资料
| 型号： | TMPR3922AU |
| 元件分类： | 32位微控制器 |
| 英文描述： | 32-Bit Microprocessor |
| 中文描述： | 32位微处理器 |
| 文件页数： | 56/230页 |
| 文件大小： | 1451K |
| 代理商： | TMPR3922AU |
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TOSHIBA
TMPR3904F Rev. 2.0
48
(2) Release by BUSREL*
When the external bus master has the bus ownership, the TX3904 in some
cases requests the release of the bus ownership by asserting the BURSEL*.
The cases where the TX3904 requests the release of the bus ownership are:
A cache miss has occurred (in the case that snoop function is no in use)
The write buffer of the TX39 Processor Core has become full
The built-in DMAC that has a higher priority than the external bus master has
requested for the bus ownership (When the bus ownership of the external
DMAC is the GREQ and the bus ownership of the internal bus master is
SREQ).
For the release of the bus ownership by BUSREL*, BUSREQ* does not have to
be de-asserted. Also, the release request of the bus ownership may be left
unanswered.
The following diagram shows the timing of the bus ownership release by
BUSREL*:
SYSCLK
BUSREQ*
BUSGNT*
HAVEIT*
BUSREL*
T1 T2 T3 T4 T5
TX3904
Cycle
Dead
Cycle
External Bus
Master Cycle
T1 The TX3904 asserts BUSREL*.
T2 The external bus master acknowledges that the BUSREL* is low.
T3 The external bus master deasserts the HAVEIT* at the timing when the
bus ownership can be released (such as a break of the bus operation).
Then, the BUSREQ* can be deasserted or left not-deasserted.
T4 Having acknowledged that the HAVEIT* is high, the TX3904 deasserts the
BUSGNT* and BUSREL*.
7.5.3
Kinds of bus ownership
There are four kinds in the bus ownership that an external bus master
requests:
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