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参数资料
| 型号： | TMS320C6416TBZLZD1 |
| 厂商： | Texas Instruments |
| 文件页数： | 36/146页 |
| 文件大小： | 0K |
| 描述： | IC FIXED-POINT DSP 532-FCBGA |
| 标准包装： | 60 |
| 系列： | TMS320C6414T/15T/16T |
| 类型： | 定点 |
| 接口： | 主机接口，McBSP，PCI，UTOPIA |
| 时钟速率： | 1.0GHz |
| 非易失内存： | 外部 |
| 芯片上RAM： | 1.03MB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.20V |
| 工作温度： | -40°C ~ 90°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 532-BFBGA，FCBGA |
| 供应商设备封装： | 532-FCBGA（23x23） |
| 包装： | 托盘 |
| 配用： | 701891-ND - KIT STARTER DSP FOR C6416T TMDXEVM6452-ND - TMDXEVM6452 296-23038-ND - DSP STARTER KIT FOR TMS320C6416 |
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TMS320C6414T, TMS320C6415T, TMS320C6416T
FIXEDPOINT DIGITAL SIGNAL PROCESSORS
SPRS226M NOVEMBER 2003 REVISED APRIL 2009
130
POST OFFICE BOX 1443
HOUSTON, TEXAS 772511443
UTOPIA SLAVE TIMING [C6415T AND C6416T ONLY] (CONTINUED)
timing requirements for UTOPIA Slave receive (see Figure 60)
NO.
600, 720
850, 1G
UNIT
NO.
MIN
MAX
UNIT
1
tsu(URDV-URCH)
Setup time, URDATA valid before URCLK high
4
ns
2
th(URCH-URDV)
Hold time, URDATA valid after URCLK high
1
ns
3
tsu(URAV-URCH)
Setup time, URADDR valid before URCLK high
4
ns
4
th(URCH-URAV)
Hold time, URADDR valid after URCLK high
1
ns
9
tsu(URENBL-URCH)
Setup time, URENB low before URCLK high
4
ns
10
th(URCH-URENBL)
Hold time, URENB low after URCLK high
1
ns
11
tsu(URSH-URCH)
Setup time, URSOC high before URCLK high
4
ns
12
th(URCH-URSH)
Hold time, URSOC high after URCLK high
1
ns
switching characteristics over recommended operating conditions for UTOPIA Slave receive
(see Figure 60)
NO.
PARAMETER
600, 720
850, 1G
UNIT
NO.
PARAMETER
MIN
MAX
UNIT
5
td(URCH-URCLAV)
Delay time, URCLK high to URCLAV driven active value
3
12
ns
6
td(URCH-URCLAVL)
Delay time, URCLK high to URCLAV driven inactive low
3
12
ns
7
td(URCH-URCLAVHZ)
Delay time, URCLK high to URCLAV going Hi-Z
9
18.5
ns
8
tw(URCLAVL-URCLAVHZ) Pulse duration (low), URCLAV low to URCLAV Hi-Z
3
ns
P48
H1
H2
H3
N
0x1F
N+1
0x1F
N+2
0x1F
N
N+1
N+2
12
11
9
10
5
4
3
2
1
URCLK
URDATA[7:0]
URADDR[4:0]
URCLAV
URENB
URSOC
The UTOPIA Slave module has signals that are middle-level signals indicating a high-impedance state (i.e., the URCLAV and
URSOC signals).
8
6
7
Figure 60. UTOPIA Slave Receive Timing
相关PDF资料 |
PDF描述 |
|---|---|
| GMA50DTBH | CONN EDGECARD 100PS R/A .125 SLD |
| TPSB336K010A0500 | CAP TANT 33UF 10V 10% 1210 |
| MAX6501UKP065+T | IC TEMP SWITCH SOT23-5 |
| VE-BNY-CY-F3 | CONVERTER MOD DC/DC 3.3V 33W |
| TPSB336K010A0425 | CAP TANT 33UF 10V 10% 1210 |
相关代理商/技术参数 |
参数描述 |
|---|---|
| TMS320C6416TGLZ1 | 制造商:TI 制造商全称:Texas Instruments 功能描述:FIXED-POINT DIGITAL SIGNAL PROCESSORS |
| TMS320C6416TGLZ6 | 制造商:Rochester Electronics LLC 功能描述:FIXED-POINT DIGITAL SIGNAL PROCESSOR - Bulk 制造商:Texas Instruments 功能描述: |
| TMS320C6416TGLZ7 | 制造商:Rochester Electronics LLC 功能描述:FIXED-POINT DIGITAL SIGNAL PROCESSOR - Bulk 制造商:Texas Instruments 功能描述: |
| TMS320C6416TGLZ8 | 制造商:Rochester Electronics LLC 功能描述: 制造商:Texas Instruments 功能描述: |
| TMS320C6416TGLZA6 | 制造商:Rochester Electronics LLC 功能描述:FIXED-POINT DIGITAL SIGNAL PROCESSOR - Bulk 制造商:Texas Instruments 功能描述: |
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