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参数资料
| 型号： | TVP5160PNP |
| 厂商： | TEXAS INSTRUMENTS INC |
| 元件分类： | 颜色信号转换 |
| 英文描述： | COLOR SIGNAL DECODER, PQFP128 |
| 封装： | GREEN, PLASTIC, HTQFP-128 |
| 文件页数： | 98/111页 |
| 文件大小： | 1400K |
| 代理商： | TVP5160PNP |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页当前第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页
SLES135E
– FEBRUARY 2005 – REVISED APRIL 2011
Table 3-134. Interrupt Clear 0
Subaddress
F6h
Read only
7
6
5
4
3
2
1
0
FIFO THRS
TTX
WSS/CGMS
VPS/Gemstar
VITC
CC F2
CC F1
Line
FIFO THRS: FIFO threshold passed clear
0 = No effect (default)
1 = Clear FIFO_THRES bit in status register 0 bit 7
TTX: Teletext data available clear
0 = No effect (default)
1 = Clear TTX available bit in status register 0 bit 6
WSS/CGMS: WSS/CGMS data available clear
0 = No effect (default)
1 = Clear WSS/CGMS available bit in status register 0 bit 5
VPS/Gemstar: VPS/Gemstar data available clear
0 = No effect (default)
1 = Clear VPS/Gemstar available bit in status register 0 bit 4
VITC: VITC data available clear
0 = Disabled (default)
1 = Clear VITC available bit in status register 0 bit 3
CC F2: CC field 2 data available clear
0 = Disabled (default)
1 = Clear CC field 2 available bit in status register 0 bit 2
CC F1: CC field 1 data available clear
0 = Disabled (default)
1 = Clear CC field 1 available bit in status register 0 bit 1
LINE: Line number interrupt clear
0 = Disabled (default)
1 = Clear Line interrupt available bit in status register 0 bit 0
The host interrupt clear 0 and 1 registers are used by the external processor to clear the interrupt status bits in the host interrupt status 0
and 1 registers. When no nonmasked interrupts remain set in the registers, the external interrupt pin will also become inactive.
Table 3-135. Interrupt Clear 1
Subaddress
F7h
Read only
7
6
5
4
3
2
1
0
Reserved
FIFO full
FIFO full: Clear FIFO full flag
0 = No effect (default)
1 = Clear bit 0 (FIFO full flag) in the interrupt status 1 register at subaddress F3h and the interrupt raw status 1 register at subaddress
F1h
Copyright
2005–2011, Texas Instruments Incorporated
Internal Control Registers
87
focus.ti.com: TVP5160
相关PDF资料 |
PDF描述 |
|---|---|
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| TVP7000PZPRG4 | SPECIALTY CONSUMER CIRCUIT, PQFP100 |
| TVP7000PZPR | SPECIALTY CONSUMER CIRCUIT, PQFP100 |
相关代理商/技术参数 |
参数描述 |
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