参数资料
型号: UPD44646183AF5-E22-FQ1
厂商: Renesas Electronics America
文件页数: 5/42页
文件大小: 0K
描述: SRAM DDRII 72MBIT 165-PBGA
标准包装: 1
格式 - 存储器: RAM
存储器类型: SRAM - 同步,DDR II+
存储容量: 72M(4M x 18)
速度: 450MHz
接口: 并联
电源电压: 1.7 V ~ 1.9 V
工作温度: 0°C ~ 70°C
封装/外壳: 165-LBGA
供应商设备封装: 165-PBGA(13x15)
包装: 散装
μ PD44646092A-A, 44646182A-A, 44646362A-A, 44646093A-A, 44646183A-A, 44646363A-A
Feature Differences between DDR II and DDR II+
Features
Frequency (DLL/PLL ON)
Organization
V DD
V DD Q
Read Latency
Write Latency
Input Clocks (K, K#)
Output Clocks (C, C#)
Echo Clock Number (CQ, CQ#)
Package
Fixed Burst Address for DDR CIO;
A0 for burst 2
QVLD
ODT
DDR II
200 MHz to 333 MHz
x9 / x18 / x36
1.8 ± 0.1 V
1.8 ± 0.1 V or 1.5 ± 0.1 V
1.5 clock cycles
1.0 clock cycle
Single Ended (K, K#)
Yes
1 Pair
165-pin PLASTIC BGA (15 x 17)
Yes
No
No
DDR II+
300 MHz to 500 MHz
x9 / x18 / x36
1.8 ± 0.1 V
1.8 ± 0.1 V or 1.5 ± 0.1 V
2.0 & 2.5 clock cycles
1.0 clock cycle
Single Ended (K, K#)
No
1 Pair
165-pin PLASTIC BGA (15 x 17)
No
Yes
Yes
Note
1
2
3
4
5
6
Notes 1. DDR II+ read latency is not user selectable. Offered as two different devices. 2.5 clock cycle is consortium
standard, and 2.0 clock cycle is vendor option.
2. DDR II+ write latency is 1.0 clock cycle regardless of read latency.
3. Echo Clocks are single-ended outputs.
4. Linear burst is not supported at DDR II + CIO.
5. Edge aligned with Echo Clocks.
6. ODT ON/OFF is user selectable.
Data Sheet M19960EJ2V0DS
3
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