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参数资料
| 型号： | UPSD3213B-24U1T |
| 厂商： | 意法半导体 |
| 英文描述： | Flash Programmable System Devices with 8032 Microcontroller Core and 64Kbit SRAM |
| 中文描述： | 闪存可编程系统设备与8032微控制器核心和64Kbit SRAM的 |
| 文件页数： | 89/176页 |
| 文件大小： | 1081K |
| 代理商： | UPSD3213B-24U1T |
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μ
PSD323X
DDC2B Protocol
DDC2B isconstructed based on the Philips I
2
C in-
terface. However, in the level of DDC2B, PC host
is fixedas the master and themonitor is always re-
garded asthe slave.Both master and slave can be
operated as a transmitter or receiver, but themas-
ter device determines which mode is activated. In
this protocol, address pointer is also used.
According to DDC2B specification,A0 (for WRITE
Mode) and A1 (for READ Mode) are assigned as
the default address of monitors.
The reception of the incoming data in WRITE
Mode or the updating of the outgoing data in
READ Mode should be finished within the speci-
fied time limit. If software in theslave’s sidecannot
react to the master in time, based on I
2
C protocol,
SCL pin can be stretched low to inhibit the further
action from the master. The transaction can be
proceeded in either byte or burst format.
Figure 43. Conceptual Structure of the DDC Interface
AI06645
DDC Interrupt
vector address
(
0023H
)
DDC2B/DDC2AB
Utilities
DDC2B
Utilities
DDC1.DDC2B
Utilities
Check Mode flag in DDCCON
Mode = 1 Mode = 1 Mode = 0
I2C
ServiceRoutines
I2C interface
(H/W)
DDC Transmitter
(H/W)
DDC2B/DDC2AB
commandreceived
DDC2B
SWENB =1
SWENB =0
SWENB =1
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