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参数资料
| 型号： | W9751G6IB-25 |
| 厂商： | Winbond Electronics |
| 文件页数： | 45/86页 |
| 文件大小： | 0K |
| 描述： | IC DDR2-800 SDRAM 512MB 84-WBGA |
| 标准包装： | 210 |
| 格式 - 存储器： | RAM |
| 存储器类型： | DDR2 SDRAM |
| 存储容量： | 512M（32Mx16） |
| 速度： | 2.5ns |
| 接口： | 并联 |
| 电源电压： | 1.7 V ~ 1.9 V |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 84-TFBGA |
| 供应商设备封装： | 84-WBGA（8x12.5） |
| 包装： | 托盘 |
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W9751G6IB
9.11.2 AC Characteristics and Operating Condition for -25/-3 speed grade
SPEED GRADE
DDR2-800 (-25)
DDR2-667 (-3)
SYM.
Bin(CL-t RCD -t RP)
6-6-6
5-5-5
UNITS 25 NOTES
PARAMETER
MIN.
MAX.
MIN.
MAX.
t RCD
t RP
t RC
t RAS
t RFC
Active to Read/Write Command Delay Time
Precharge to Active Command Period
Active to Ref/Active Command Period
Active to Precharge Command Period
Auto Refresh to Active/Auto Refresh command
period
15
15
55
40
105
?
?
?
70000
?
15
15
55
40
105
?
?
?
70000
?
nS
nS
nS
nS
nS
23
23
23
4,23
5
t REFI
Average periodic
refresh Interval
0 ° C ≦ T CASE ≦ 85 ° C
85 ° C < T CASE ≦ 95 ° C
?
?
7.8
3.9
?
?
7.8
3.9
μ S
μ S
5
5,6
t CCD
CAS to CAS command delay
2
?
2
?
n CK
t CK(avg) @ CL=3
5
8
5
8
nS
30,31
t CK(avg)
Average clock period
t CK(avg) @ CL=4
t CK(avg) @ CL=5
t CK(avg) @ CL=6
3.75
3
2.5
8
8
8
3.75
3
?
8
8
?
nS
nS
nS
30,31
30,31
30,31
t CH(avg)
t CL(avg)
t AC
t DQSCK
t DQSQ
t CKE
t RRD
t FAW
t WR
Average clock high pulse width
Average clock low pulse width
DQ output access time from CLK/ CLK
DQS output access time from CLK / CLK
DQS-DQ skew for DQS & associated DQ signals
CKE minimum high and low pulse width
Active to active command period for 2KB page
size
Four Activate Window for 2KB page size
Write recovery time
0.48
0.48
-400
-350
?
3
10
45
15
0.52
0.52
400
350
200
?
?
?
?
0.48
0.48
-450
-400
?
3
10
50
15
0.52
0.52
450
400
240
?
?
?
?
t CK(avg)
t CK(avg)
pS
pS
pS
n CK
nS
nS
nS
30,31
30,31
35
35
13
7
8,23
23
23
t DAL
Auto-precharge write recovery + precharge time WR + tn RP
?
WR + tn RP
?
n CK
24
t WTR
t RTP
t IS (base)
Internal Write to Read command delay
Internal Read to Precharge command delay
Address and control input setup time
7.5
7.5
175
?
?
?
7.5
7.5
200
?
?
?
nS
nS
pS
9,23
4,23
10,26,
40,42,43
t IH (base) Address and control input hold time
250
?
275
?
pS
11,26,
40,42,43
t IS (ref)
t IH (ref)
t IPW
t DQSS
t DSS
t DSH
t DQSH
t DQSL
Address and control input setup time
Address and control input hold time
Address and control input pulse width for each
input
DQS latching rising transitions to associated
clock edges
DQS falling edge to CLK setup time
DQS falling edge hold time from CLK
DQS input high pulse width
DQS input low pulse width
375
375
0.6
-0.25
0.2
0.2
0.35
0.35
?
?
?
0.25
?
?
?
?
400
400
0.6
-0.25
0.2
0.2
0.35
0.35
?
?
?
0.25
?
?
?
?
pS
pS
t CK(avg)
t CK(avg)
t CK(avg)
t CK(avg)
t CK(avg)
t CK(avg)
10,26,
40,42,43
11,26,
40,42,43
28
28
28
Publication Release Date: Oct. 23, 2009
- 45 -
Revision A06
相关PDF资料 |
PDF描述 |
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参数描述 |
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