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参数资料
| 型号： | W9864G6JH-7 |
| 厂商： | WINBOND ELECTRONICS CORP |
| 元件分类： | DRAM |
| 英文描述： | 4M X 16 SYNCHRONOUS DRAM, 5.5 ns, PDSO54 |
| 封装： | 0.400 INCH, ROHS COMPLIANT, TSSOP2-54 |
| 文件页数： | 7/43页 |
| 文件大小： | 662K |
| 代理商： | W9864G6JH-7 |
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W9864G6JH
Publication Release Date: Aug. 31, 2010
- 15 -
Revision A02
9.5 AC Characteristics and Operating Condition
(VDD = 3.3V±0.3V for-5/-6, VDD = 2.7V-3.6V for -7/-7S on TA = 0 to 70°C, VDD = 3.3V±0.3V for -6I on TA = -40 to 85°C)
(Notes: 5, 6)
-5
-6/-6I
-7/-7S
PARAMETER
SYM.
MIN.
MAX.
MIN. MAX.
MIN.
MAX.
UNIT NOTES
Ref/Active to Ref/Active Command
Period
tRC
55
60
65
Active to precharge Command Period
tRAS
40
100000
42
100000
45
100000
nS
Active to Read/Write Command Delay
Time
tRCD
15
20
Read/Write(a) to Read/Write(b)
Command Period
tCCD
1
tCK
Precharge to Active Command Period
tRP
15
18
Active(a) to Active(b) Command Period
tRRD
10
12
14
nS
CL* = 2
2
Write Recovery Time
CL* = 3
tWR
2
tCK
CL* = 2
10
1000
7.5
1000
10
1000
CLK Cycle Time
CL* = 3
tCK
5
1000
6
1000
7
1000
CLK High Level Width
tCH
2
9
CLK Low Level Width
tCL
2
9
CL* = 2
-
6
10
Access Time from CLK
CL* = 3
tAC
4.5
5
5.5
10
Output Data Hold Time
tOH
3
10
Output Data High Impedance Time
tHZ
2
5
2
6
2
7
Output Data Low Impedance Time
tLZ
0
10
Power Down Mode Entry Time
tSB
0
5
0
6
0
7
nS
Transition Time of CLK (Rise and Fall)
tT
1
Data-in Set-up Time
tDS
1.5
9
Data-in Hold Time
tDH
1
9
Address Set-up Time
tAS
1.5
9
Address Hold Time
tAH
1
9
CKE Set-up Time
tCKS
1.5
9
CKE Hold Time
tCKH
1
9
Command Set-up Time
tCMS
1.5
9
Command Hold Time
tCMH
1
9
Refresh Time
tREF
64
mS
Mode register Set Cycle Time
tRSC
2
tCK
Exit self refresh to ACTIVE command
tXSR
70
72
75
nS
*CL = CAS Latency
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