参数资料
| 型号： | XA3S1200E-4FTG256I |
| 厂商： | Xilinx Inc |
| 文件页数： | 25/37页 |
| 文件大小： | 0K |
| 描述： | IC FPGA SPARTAN3E 1200K 256FTBGA |
| 标准包装： | 90 |
| 系列： | Spartan®-3E XA |
| LAB/CLB数： | 8672 |
| 逻辑元件/单元数： | 19512 |
| RAM 位总计： | 516096 |
| 输入/输出数： | 190 |
| 门数： | 1200000 |
| 电源电压： | 1.14 V ~ 1.26 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 100°C |
| 封装/外壳： | 256-LBGA |
| 供应商设备封装： | 256-FTBGA |
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DS635 (v2.0) September 9, 2009
Product Specification
31
R
Master Serial and Slave Serial Mode Timing
Table 38: Timing for the Master Serial and Slave Serial Configuration Modes
Symbol
Description
Slave/
Master
-4 Speed Grade
Units
Min
Max
Clock-to-Output Times
TCCO
The time from the falling transition on the CCLK pin to data
appearing at the DOUT pin
Both
1.5
10.0
ns
Setup Times
TDCC
The time from the setup of data at the DIN pin to the active edge of
the CCLK pin
Both
11.0
-ns
Hold Times
TCCD
The time from the active edge of the CCLK pin to the point when
data is last held at the DIN pin
Both
0
-ns
Clock Timing
TCCH
High pulse width at the CCLK input pin
Master
See Table 36
Slave
See Table 37
TCCL
Low pulse width at the CCLK input pin
Master
See Table 36
Slave
See Table 37
FCCSER
Frequency of the clock signal at
the CCLK input pin
No bitstream compression
Slave
0
66(2)
MHz
With bitstream compression
0
20
MHz
Notes:
1.
The numbers in this table are based on the operating conditions set forth in Table 6.
2.
For serial configuration with a daisy-chain of multiple FPGAs, the maximum limit is 25 MHz.
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