参数资料
| 型号： | XC3S1000-4FT256I |
| 厂商： | Xilinx Inc |
| 文件页数： | 217/272页 |
| 文件大小： | 0K |
| 描述： | IC FPGA SPARTAN 3 256FTBGA |
| 标准包装： | 90 |
| 系列： | Spartan®-3 |
| LAB/CLB数： | 1920 |
| 逻辑元件/单元数： | 17280 |
| RAM 位总计： | 442368 |
| 输入/输出数： | 173 |
| 门数： | 1000000 |
| 电源电压： | 1.14 V ~ 1.26 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 100°C |
| 封装/外壳： | 256-LBGA |
| 供应商设备封装： | 256-FTBGA |
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Spartan-3 FPGA Family: Functional Description
DS099 (v3.1) June 27, 2013
Product Specification
49
(e.g. all configuration pins taken together) when operating in the User mode. This is accomplished by setting the Persist
option to Yes.
Multiple FPGAs can be configured using the Slave Parallel mode and can be made to start-up simultaneously. Figure 27
shows the device connections. To configure multiple devices in this way, wire the individual CCLK, Data, RDWR_B, and
BUSY pins of all the devices in parallel. The individual devices are loaded separately by deasserting the CS_B pin of each
device in turn and writing the appropriate data.
X-Ref Target - Figure 27
Figure 27: Connection Diagram for Slave Parallel Configuration
PROG_B
INIT_B
DONE
Spartan-3
Slave
INIT_B
D[0:7]
CCLK
RDWR_B
BUSY
CS_B
PROG_B
DONE
CS_B
Spartan-3
Slave
INIT_B
GND
D[0:7]
CCLK
RDWR_B
BUSY
CS_B
D[0:7]
CCLK
RDWR_B
BUSY
PROG_B
DONE
CS_B
DS099_24_041103
2.5V
M1
M2
M0
2.5V
M1
M2
M0
2.5V
VCCAUX
VCCO Banks 4 & 5
VCCINT
1.2V
4.7K
Ω
4.7K
Ω
2.5V
VCCAUX
VCCO Banks 4 & 5
VCCINT
1.2V
2.5V
GND
Notes:
1.
There are two ways to use the DONE line. First, one may set the BitGen option DriveDone to "Yes" only for the last FPGA to be
configured in the chain shown above (or for the single FPGA as may be the case). This enables the DONE pin to drive High; thus,
no pull-up resistor is necessary. DriveDone is set to "No" for the remaining FPGAs in the chain. Second, DriveDone can be set to
"No" for all FPGAs. Then all DONE lines are open-drain and require the pull-up resistor shown in grey. In most cases, a value
between 3.3K
Ω to 4.7KΩ is sufficient. However, when using DONE synchronously with a long chain of FPGAs, cumulative
capacitance may necessitate lower resistor values (e.g. down to 330
Ω) in order to ensure a rise time within one clock cycle.
2.
If the FPGAs use different configuration data files, configure them in sequence by first asserting the CS_B of one FPGA then
asserting the CS_B of the other FPGA.
3.
For information on how to program the FPGA using 3.3V signals and power, see 3.3V-Tolerant Configuration Interface.
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PDF描述 |
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