参数资料
型号: XC3S1200E-5FGG400C
厂商: Xilinx Inc
文件页数: 45/227页
文件大小: 0K
描述: IC FPGA SPARTAN-3E 1200K 400FBGA
标准包装: 60
系列: Spartan®-3E
LAB/CLB数: 2168
逻辑元件/单元数: 19512
RAM 位总计: 516096
输入/输出数: 304
门数: 1200000
电源电压: 1.14 V ~ 1.26 V
安装类型: 表面贴装
工作温度: 0°C ~ 85°C
封装/外壳: 400-BGA
供应商设备封装: 400-FBGA(21x21)
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Spartan-3E FPGA Family: DC and Switching Characteristics
DS312 (v4.1) July 19, 2013
Product Specification
139
Block RAM Timing
Table 103: Block RAM Timing
Symbol
Description
Speed Grade
Units
-5
-4
Min
Max
Min
Max
Clock-to-Output Times
TBCKO
When reading from block RAM, the delay from the active
transition at the CLK input to data appearing at the DOUT
output
-2.45
-2.82
ns
Setup Times
TBACK
Setup time for the ADDR inputs before the active transition at
the CLK input of the block RAM
0.33
-0.38
-ns
TBDCK
Setup time for data at the DIN inputs before the active
transition at the CLK input of the block RAM
0.23
-0.23
-ns
TBECK
Setup time for the EN input before the active transition at the
CLK input of the block RAM
0.67
-0.77
-ns
TBWCK
Setup time for the WE input before the active transition at the
CLK input of the block RAM
1.09
-1.26
-ns
Hold Times
TBCKA
Hold time on the ADDR inputs after the active transition at the
CLK input
0.12
-0.14
-ns
TBCKD
Hold time on the DIN inputs after the active transition at the
CLK input
0.12
-0.13
-ns
TBCKE
Hold time on the EN input after the active transition at the CLK
input
0
-0
-ns
TBCKW
Hold time on the WE input after the active transition at the CLK
input
0
-0
-ns
Clock Timing
TBPWH
High pulse width of the CLK signal
1.39
-1.59
-ns
TBPWL
Low pulse width of the CLK signal
1.39
-1.59
-ns
Clock Frequency
FBRAM
Block RAM clock frequency. RAM read output value written
back into RAM, for shift-registers and circular buffers.
Write-only or read-only performance is faster.
02700230
MHz
Notes:
1.
The numbers in this table are based on the operating conditions set forth in Table 77.
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